30 câu hỏi trăc nghiệm thiết kế vi mạch số với HDL | Trường Đại học sư phạm kỹ thuật TP Hồ Chí Minh

Trong VHDL thì các trạng thái nào của loại dữ liệu std_logic là tổng hợp được, Trong VHDL thì trạng thái Z của loại dữ liệu std_logic có nghĩa là, Trong VHDL thì loại dữ liệu signed và unsigned của gói numeric_std có chức năng, Tài liệu giúp bạn tham khảo, ôn tập và đạt kết quả cao. Mời bạn đọc đón xem!

148 74 lượt tải Tải xuống
Chia sẻ Báo cáo tài liệu

Môn: Công nghệ phần mềm (SOEN330679)

Trường: Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh

Thông tin:

14 trang 2 tháng trước

Tác giả:

Profile Lê Kim Dung
9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=2
1/2
Nhà của tôi / Các khoá học của tôi / DSIC330563_23_1_01CLC 3/
/ 7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4)
Thiet ke vi mach so voi HDL_ Nhom 01CLC
Câu h i ỏ 9
Câu trả lời đã được lưu
Đạt điểm 1,00
Câu h i ỏ 10
Câu trả lời đã được lưu
Đạt điểm 1,00
Trong VHDL thì các trạng thái nào của loại dữ liệu std_logic là tổng hợp được:
Select one:
a.
H, L, Z.
b.
0, 1.
c.
0, 1, Z.
d.
0, 1, Z, H, L, -.
Clear my choice
Trong VHDL thì trạng thái Z của loại dữ liệu std_logic có nghĩa là:
Select one:
a.
Không cần quan tâm.
b.
Tổng trở cao.
c.
Yếu chưa xác định.
d.
Chưa khởi tạo.
Clear my choice
9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=2
2/2
Câu h i ỏ 11
Câu trả lời đã được lưu
Đạt điểm 1,00
Câu h i ỏ 12
Câu trả lời đã được lưu
Đạt điểm 1,00
Trong VHDL thì loại dữ liệu signed và unsigned của gói numeric_std có chức năng:
Select one:
a.
Thay thế cho loại dữ liệu Boolean.
b.
Thay thế cho loại dữ liệu bit.
c.
Thay thế cho loại dữ liệu std_logic.
d.
Thực hiện các phép toán với số bit tuỳ ý.
Clear my choice
Trong VHDL thì toán tử logic có:
Select one:
a.
5 toán tử.
b.
8 toán tử.
c.
7 toán tử.
d.
4 toán tử.
Clear my choice
◄ 6.2 BÀI T P CH NG 3: N I UPLOAD CÁC FILE BÀI T P CH NG 3.Ậ ƯƠ Ơ Ậ ƯƠ
Chuyển tới...
8. T NG K T CH NG 3. (T ÁNH GIÁ: BÀI T P - TR C NGHI M - HỔ Ế ƯƠ Ự Đ Ậ Ắ Ệ Ư
9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=3#question-5235466-7
1/2
Nhà của tôi / Các khoá học của tôi / DSIC330563_23_1_01CLC 3/
/ 7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4)
Thiet ke vi mach so voi HDL_ Nhom 01CLC
Câu h i ỏ 13
Câu trả lời đã được lưu
Đạt điểm 1,00
Câu h i ỏ 14
Câu trả lời đã được lưu
Đạt điểm 1,00
Trong VHDL thì lệnh có chức năng:s3 <= std_logic_vector(u3);
Select one:
a.
Gán tín hiệu u3 cho s3.
b.
Chuyển đổi dữ liệu của u3 thành kiểu std_logic_vector rồi gán cho tín hiệu s3
c.
Gán tín hiệu s3 cho u3.
d.
Chuyển đổi dữ liệu của s3 thành kiểu std_logic_vector rồi gán cho tín hiệu u3
Clear my choice
Trong VHDL thì lệnh gán cho biến dùng ký hiệu:
Select one:
a. =
b. --
c. <=
d. :=
Clear my choice
9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=3#question-5235466-7
2/2
Câu h i ỏ 15
Câu trả lời đã được lưu
Đạt điểm 1,00
Câu h i ỏ 16
Câu trả lời đã được lưu
Đạt điểm 1,00
Trong VHDL thì biến (variable):
Select one:
a.
Được khai báo và dùng trong process
b.
Được khai báo và dùng trong kiến trúc.
c.
Được khai báo và dùng trong package
d.
Được khai báo và dùng trong entity
Clear my choice
Trong VHDL thì loại dữ liệu chứa các giá trị:Boolean
Select one:
a.
0, 1, Z, H, L, W.
b.
True, False.
c.
0, 1, Z.
d.
0, 1, True, False.
Clear my choice
◄ 6.2 BÀI T P CH NG 3: N I UPLOAD CÁC FILE BÀI T P CH NG 3.Ậ ƯƠ Ơ Ậ ƯƠ
Chuyển tới...
8. T NG K T CH NG 3. (T ÁNH GIÁ: BÀI T P - TR C NGH M - HỔ Ế ƯƠ Ự Đ Ậ Ắ Ư
9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=4
1/2
Nhà của tôi / Các khoá học của tôi / DSIC330563_23_1_01CLC 3/
/ 7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4)
Thiet ke vi mach so voi HDL_ Nhom 01CLC
Câu h i ỏ 17
Câu trả lời đã được lưu
Đạt điểm 1,00
Câu h i ỏ 18
Câu trả lời đã được lưu
Đạt điểm 1,00
Trong VHDL thì lệnh có chức năng:a <= (7|5=>'1', others=> '0');
Select one:
a.
Gán bit 1 cho 5 hoặc 7 và và gán tất cả bằng 0.
b.
Gán bit 5 hoặc 7 cho 1 và gán tất cả bằng 0.
c.
Gán bit 5 và 7 cho 0 và gán tất cả bằng 0.
d.
Gán bit 5 và 7 cho 1 và gán tất cả bằng 0.
Clear my choice
Trong VHDL thì tín hiệu signal được xem là:
Select one:
a.
Hằng số.
b.
Ô nhớ để lập trình trừu tượng.
c.
Dây dẫn để kết nối các tín hiệu.
d.
Biến chứa dữ liệu.
Clear my choice
9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=4
2/2
Câu h i ỏ 19
Câu trả lời đã được lưu
Đạt điểm 1,00
Câu h i ỏ 20
Câu trả lời đã được lưu
Đạt điểm 1,00
Trong VHDL thì loại dữ liệu có nghĩa là:bit_vector
Select one:
a.
Mảng 1 chiều với các phần tử là Boolean
b.
Mảng 1 chiều với các phần tử là bit.
c.
Mảng 2 chiều với các phần tử là bit
d.
Mảng 1 chiều với các phần tử là integer
Clear my choice
Trong VHDL thì toán tử quan hệ (so sánh) có:
Select one:
a.
3 toán tử.
b.
6 toán tử.
c.
4 toán tử.
d.
5 toán tử.
Clear my choice
◄ 6.2 BÀI T P CH NG 3: N I UPLOAD CÁC FILE BÀI T P CH NG 3.Ậ ƯƠ Ơ Ậ ƯƠ
Chuyển tới...
8. T NG K T CH NG 3. (T ÁNH GIÁ: BÀI T P - TR C NGHI M - HỔ Ế ƯƠ Ự Đ Ậ Ắ Ệ Ư
9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=5
1/2
Nhà của tôi / Các khoá học của tôi / DSIC330563_23_1_01CLC 3/
/ 7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4)
Thiet ke vi mach so voi HDL_ Nhom 01CLC
Câu h i ỏ 21
Câu trả lời đã được lưu
Đạt điểm 1,00
Câu h i ỏ 22
Câu trả lời đã được lưu
Đạt điểm 1,00
Trong VHDL thì toán tử nào thực hiện nối hai dữ liệu với nhau:
Select one:
a. :=
b. &
c. +
d. <=
Clear my choice
Trong VHDL thì trạng thái '-' của loại dữ liệu std_logic có nghĩa là:
Select one:
a.
Không cần quan tâm.
b.
Chưa khởi tạo.
c.
Tổng trở cao.
d.
Yếu chưa xác định.
Clear my choice
9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=5
2/2
Câu h i ỏ 23
Câu trả lời đã được lưu
Đạt điểm 1,00
Câu h i ỏ 24
Câu trả lời đã được lưu
Đạt điểm 1,00
Trong VHDL thì loại dữ liệu std_logic có:
Select one:
a.
3 giá trị: 0, 1, Z.
b.
2 giá trị: 0, 1.
c.
4 giá trị: 0, 1, Z, -.
d.
9 giá trị: U, X, 0, 1, Z, W, H, L, -.
Clear my choice
Trong VHDL thì toán tử nào thực hiện hai dữ liệu với nhau:and
Select one:
a. &
b. ||
c. AND
d. &&
Clear my choice
◄ 6.2 BÀI T P CH NG 3: N I UPLOAD CÁC FILE BÀI T P CH NG 3.Ậ ƯƠ Ơ Ậ ƯƠ
Chuyển tới...
8. T NG K T CH NG 3. (T ÁNH GIÁ: BÀI T P - TR C NGHI M - HỔ Ế ƯƠ Ự Đ Ậ Ắ Ệ Ư
9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=6#question-5235466-1
1/2
Nhà của tôi / Các khoá học của tôi / DSIC330563_23_1_01CLC 3/
/ 7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4)
Thiet ke vi mach so voi HDL_ Nhom 01CLC
Câu h i ỏ 25
Câu trả lời đã được lưu
Đạt điểm 1,00
Câu h i ỏ 26
Câu trả lời đã được lưu
Đạt điểm 1,00
Trong VHDL thì loại dữ liệu chứa các giá trị:bit
Select one:
a.
0, 1, Z
b.
0, 1, Z, H, L, W
c.
0, 1
d.
True, False
Clear my choice
Trong VHDL thì khai báo hằng số:
Select one:
a.
Chứa hằng số cho phép thay đổi giá trị
b.
Không có giá trị gì.
c.
Để lưu các biến
d.
Chứa hằng số không đổi
Clear my choice
9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=6#question-5235466-1
2/2
Câu h i ỏ 27
Câu trả lời đã được lưu
Đạt điểm 1,00
Câu h i ỏ 28
Câu trả lời đã được lưu
Đạt điểm 1,00
Một chương trình VHDL thì thường được chia thành bao nhiêu đơn vị thiết kế:
Select one:
a. 2
b. 3
c. 5
d. 4
Clear my choice
Trong VHDL thì biến (variable) được xem là:
Select one:
a.
Dây dẫn để kết nối các tín hiệu.
b.
Hằng số.
c.
Ô nhớ để lập trình trừu tượng.
d.
Biến chứa dữ liệu.
Clear my choice
◄ 6.2 BÀI T P CH NG 3: N I UPLOAD CÁC FILE BÀI T P CH NG 3.Ậ ƯƠ Ơ Ậ ƯƠ
Chuyển tới...
8. T NG K T CH NG 3. (T ÁNH GIÁ: BÀI T P - TR C NGH M - HỔ Ế ƯƠ Ự Đ Ậ Ắ Ư
9/30/23, 10:50 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496#question-5235466-2
1/2
Nhà của tôi / Các khoá học của tôi / DSIC330563_23_1_01CLC 3/
/ 7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4)
Thiet ke vi mach so voi HDL_ Nhom 01CLC
Câu h i ỏ 1
Câu trả lời đã được lưu
Đạt điểm 1,00
Câu h i ỏ 2
Câu trả lời đã được lưu
Đạt điểm 1,00
Trong VHDL thì lệnh có chức năng:s4 <= std_logic_vector(to_unsigned(5,4));
Select one:
a.
Chuyển hằng số 5 thành kiểu unsigned rồi sang kiểu std_logic_vector rồi gán cho tín hiệu s4
b.
Chuyển hằng số 5 thành kiểu std_logic_vector rồi sang kiểu unsigned rồi gán cho tín hiệu s4
c.
Chuyển hằng số 4 thành kiểu unsigned rồi sang kiểu std_logic_vector rồi gán cho tín hiệu s4
d.
Chuyển hằng số 5 thành kiểu std_logic_vector rồi sang kiểu unsigned rồi gán cho tín hiệu s4
Clear my choice
Trong VHDL thì các chú thích nằm sau:
Select one:
a.
Dấu '/'
b.
Hai dấu '//'
c.
Dấu ';'
d.
Hai dấu '--'
Clear my choice
9/30/23, 10:50 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496#question-5235466-2
2/2
Câu h i ỏ 3
Câu trả lời đã được lưu
Đạt điểm 1,00
Câu h i ỏ 4
Câu trả lời đã được lưu
Đạt điểm 1,00
Trong VHDL thì lệnh s4 <= std_logic_vector(to_unsigned(5,4));thì:
Select one:
a.
4 là hằng số cần chuyển và 4 là giới hạn số bit.
b.
5 là hằng số cần chuyển và 4 là giới hạn số bit.
c.
4 là hằng số cần chuyển và 5 là giới hạn số bit.
d.
5 là hằng số cần chuyển và 5 là giới hạn số bit.
Clear my choice
Trong VHDL thì loại dữ liệu đã được định nghĩa gồm:
Select one:
a.
Integer, bit, Boolean.
b.
Integer, bit, Boolean, bit_vector.
c.
Bit_vector, bit, Boolean.
d.
Integer, bit, bit_vector.
Clear my choice
◄ 6.2 BÀI T P CH NG 3: N I UPLOAD CÁC FILE BÀI T P CH NG 3.Ậ ƯƠ Ơ Ậ ƯƠ
Chuyển tới...
8. T NG K T CH NG 3. (T ÁNH GIÁ: BÀI T P - TR C NGH M - HỔ Ế ƯƠ Ự Đ Ậ Ắ Ư
9/30/23, 10:50 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=1
1/2
Nhà của tôi / Các khoá học của tôi / DSIC330563_23_1_01CLC 3/
/ 7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4)
Thiet ke vi mach so voi HDL_ Nhom 01CLC
Câu h i ỏ 5
Câu trả lời đã được lưu
Đạt điểm 1,00
Câu h i ỏ 6
Câu trả lời đã được lưu
Đạt điểm 1,00
Trong VHDL thì toán tử quan hệ (so sánh) thì kết quả trả về dạng:
Select one:
a.
Số nguyên Integer.
b.
Bit và bit_vector.
c.
Số nguyên Integer.
d.
Boolean.
Clear my choice
Trong VHDL thì loại dữ liệu dùng bao nhiêu bit:integer
Select one:
a. 64
b. 32
c. 8
d. 16
Clear my choice
9/30/23, 10:50 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=1
2/2
Câu h i ỏ 7
Câu trả lời đã được lưu
Đạt điểm 1,00
Câu h i ỏ 8
Câu trả lời đã được lưu
Đạt điểm 1,00
Trong VHDL thì lệnh có chức năng:a <= ((7|5) => '1', 6|4|3|2|1|0=>'0');
Select one:
a.
Gán bit 5 và 7 cho 1 và gán bit 6 hoặc 4 hoặc 3 hoặc 2 hoặc 1 hoặc 0 cho 0.
b.
Gán bit 5 hoặc 7 cho 1 và gán 6 hoặc 4 hoặc 3 hoặc 2 hoặc 1 hoặc 0 cho 0.
c.
Gán bit 5 và 7 cho 1 và gán bit 6 và 4 và 3 và 2 và 1 và 0 cho 0.
d.
Gán bit 1 cho 5 hoặc 7 và gán bit 0 cho 6 hoặc 4 hoặc 3 hoặc 2 hoặc 1 hoặc 0 cho 0.
Clear my choice
Trong VHDL thì trạng thái U của loại dữ liệu std_logic có nghĩa là:
Select one:
a.
Yếu chưa xác định.
b.
Chưa khởi tạo.
c.
Không cần quan tâm.
d.
Tổng trở cao.
Clear my choice
◄ 6.2 BÀI T P CH NG 3: N I UPLOAD CÁC FILE BÀI T P CH NG 3.Ậ ƯƠ Ơ Ậ ƯƠ
Chuyển tới...
8. T NG K T CH NG 3. (T ÁNH GIÁ: BÀI T P - TR C NGH M - HỔ Ế ƯƠ Ự Đ Ậ Ắ Ư
| 1/14
| | Tải xuống

Có thể bạn quan tâm:

Preview text:

9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
Thiet ke vi mach so voi HDL_ Nhom 01CLC
 Nhà của tôi / Các khoá học của tôi / DSIC330563_23_1_01CLC / 3
/ 7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) Câu hỏi 9
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì các trạng thái nào của loại dữ liệu std_logic là tổng hợp được: Select one: a. H, L, Z. b. 0, 1. c. 0, 1, Z. d. 0, 1, Z, H, L, -. Clear my choice Câu hỏi 10
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì trạng thái Z của loại dữ liệu std_logic có nghĩa là: Select one: a. Không cần quan tâm. b. Tổng trở cao. c. Yếu chưa xác định. d. Chưa khởi tạo. Clear my choice
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=2 1/2 9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (… Câu hỏi 11
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì loại dữ liệu signed và unsigned của gói numeric_std có chức năng: Select one:
a. Thay thế cho loại dữ liệu Boolean.
b. Thay thế cho loại dữ liệu bit.
c. Thay thế cho loại dữ liệu std_logic.
d. Thực hiện các phép toán với số bit tuỳ ý. Clear my choice Câu hỏi 12
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì toán tử logic có: Select one: a. 5 toán tử. b. 8 toán tử. c. 7 toán tử. d. 4 toán tử. Clear my choice
◄ 6.2 BÀI TẬP CHƯƠNG 3: NƠI UPLOAD CÁC FILE BÀI TẬP CHƯƠNG 3. Chuyển tới...
8. TỔNG KẾT CHƯƠNG 3. (TỰ ĐÁNH GIÁ: BÀI TẬP - TRẮC NGHIỆM - HƯ
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=2 2/2 9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
Thiet ke vi mach so voi HDL_ Nhom 01CLC
 Nhà của tôi / Các khoá học của tôi / DSIC330563_23_1_01CLC / 3
/ 7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) Câu hỏi 13
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì lệnh s3 <= std_logic_vector(u3);có chức năng: Select one: a. Gán tín hiệu u3 cho s3.
b. Chuyển đổi dữ liệu của u3 thành kiểu std_logic_vector rồi gán cho tín hiệu s3 c. Gán tín hiệu s3 cho u3.
d. Chuyển đổi dữ liệu của s3 thành kiểu std_logic_vector rồi gán cho tín hiệu u3 Clear my choice Câu hỏi 14
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì lệnh gán cho biến dùng ký hiệu:  Select one: a. = b. -- c. <= d. := Clear my choice
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=3#question-5235466-7 1/2 9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (… Câu hỏi 15
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì biến (variable): Select one:
a. Được khai báo và dùng trong process
b. Được khai báo và dùng trong kiến trúc.
c. Được khai báo và dùng trong package
d. Được khai báo và dùng trong entity Clear my choice Câu hỏi 16
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì loại dữ liệu Boolean chứa các giá trị: Select one: a. 0, 1, Z, H, L, W. b. True, False. c. 0, 1, Z. d. 0, 1, True, False. Clear my choice
◄ 6.2 BÀI TẬP CHƯƠNG 3: NƠI UPLOAD CÁC FILE BÀI TẬP CHƯƠNG 3. Chuyển tới... 
8. TỔNG KẾT CHƯƠNG 3. (TỰ ĐÁNH GIÁ: BÀI TẬP - TRẮC NGH M - HƯ
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=3#question-5235466-7 2/2 9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
Thiet ke vi mach so voi HDL_ Nhom 01CLC
 Nhà của tôi / Các khoá học của tôi / DSIC330563_23_1_01CLC / 3
/ 7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) Câu hỏi 17
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì lệnh a <= (7|5=>'1', others=> '0');có chức năng: Select one:
a. Gán bit 1 cho 5 hoặc 7 và và gán tất cả bằng 0.
b. Gán bit 5 hoặc 7 cho 1 và gán tất cả bằng 0.
c. Gán bit 5 và 7 cho 0 và gán tất cả bằng 0.
d. Gán bit 5 và 7 cho 1 và gán tất cả bằng 0. Clear my choice Câu hỏi 18
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì tín hiệu signal được xem là: Select one: a. Hằng số.
b. Ô nhớ để lập trình trừu tượng.
c. Dây dẫn để kết nối các tín hiệu. d. Biến chứa dữ liệu. Clear my choice
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=4 1/2 9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (… Câu hỏi 19
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì loại dữ liệu bit_vector có nghĩa là: Select one:
a. Mảng 1 chiều với các phần tử là Boolean
b. Mảng 1 chiều với các phần tử là bit.
c. Mảng 2 chiều với các phần tử là bit
d. Mảng 1 chiều với các phần tử là integer Clear my choice Câu hỏi 20
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì toán tử quan hệ (so sánh) có: Select one: a. 3 toán tử. b. 6 toán tử. c. 4 toán tử. d. 5 toán tử. Clear my choice
◄ 6.2 BÀI TẬP CHƯƠNG 3: NƠI UPLOAD CÁC FILE BÀI TẬP CHƯƠNG 3. Chuyển tới...
8. TỔNG KẾT CHƯƠNG 3. (TỰ ĐÁNH GIÁ: BÀI TẬP - TRẮC NGHIỆM - HƯ
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=4 2/2 9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
Thiet ke vi mach so voi HDL_ Nhom 01CLC
 Nhà của tôi / Các khoá học của tôi / DSIC330563_23_1_01CLC / 3
/ 7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) Câu hỏi 21
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì toán tử nào thực hiện nối hai dữ liệu với nhau: Select one: a. := b. & c. + d. <= Clear my choice Câu hỏi 22
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì trạng thái '-' của loại dữ liệu std_logic có nghĩa là: Select one: a. Không cần quan tâm. b. Chưa khởi tạo. c. Tổng trở cao. d. Yếu chưa xác định. Clear my choice
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=5 1/2 9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (… Câu hỏi 23
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì loại dữ liệu std_logic có: Select one: a. 3 giá trị: 0, 1, Z. b. 2 giá trị: 0, 1. c. 4 giá trị: 0, 1, Z, -.
d. 9 giá trị: U, X, 0, 1, Z, W, H, L, -. Clear my choice Câu hỏi 24
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì toán tử nào thực hiện and hai dữ liệu với nhau: Select one: a. & b. | c. AND d. && Clear my choice
◄ 6.2 BÀI TẬP CHƯƠNG 3: NƠI UPLOAD CÁC FILE BÀI TẬP CHƯƠNG 3. Chuyển tới...
8. TỔNG KẾT CHƯƠNG 3. (TỰ ĐÁNH GIÁ: BÀI TẬP - TRẮC NGHIỆM - HƯ
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=5 2/2 9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
Thiet ke vi mach so voi HDL_ Nhom 01CLC
 Nhà của tôi / Các khoá học của tôi / DSIC330563_23_1_01CLC / 3
/ 7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) Câu hỏi 25
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì loại dữ liệu bit chứa các giá trị: Select one: a. 0, 1, Z b. 0, 1, Z, H, L, W c. 0, 1 d. True, False Clear my choice Câu hỏi 26
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì khai báo hằng số:  Select one:
a. Chứa hằng số cho phép thay đổi giá trị b. Không có giá trị gì. c. Để lưu các biến
d. Chứa hằng số không đổi Clear my choice
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=6#question-5235466-1 1/2 9/30/23, 10:51 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (… Câu hỏi 27
Câu trả lời đã được lưu Đạt điểm 1,00
Một chương trình VHDL thì thường được chia thành bao nhiêu đơn vị thiết kế: Select one: a. 2 b. 3 c. 5 d. 4 Clear my choice Câu hỏi 28
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì biến (variable) được xem là: Select one:
a. Dây dẫn để kết nối các tín hiệu. b. Hằng số.
c. Ô nhớ để lập trình trừu tượng. d. Biến chứa dữ liệu. Clear my choice
◄ 6.2 BÀI TẬP CHƯƠNG 3: NƠI UPLOAD CÁC FILE BÀI TẬP CHƯƠNG 3. Chuyển tới...
8. TỔNG KẾT CHƯƠNG 3. (TỰ ĐÁNH GIÁ: BÀI TẬP - TRẮC NGHM - HƯ
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=6#question-5235466-1 2/2 9/30/23, 10:50 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
Thiet ke vi mach so voi HDL_ Nhom 01CLC
 Nhà của tôi / Các khoá học của tôi / DSIC330563_23_1_01CLC / 3
/ 7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) Câu hỏi 1
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì lệnh s4 <= std_logic_vector(to_unsigned(5,4));có chức năng: Select one:
a. Chuyển hằng số 5 thành kiểu unsigned rồi sang kiểu std_logic_vector rồi gán cho tín hiệu s4
b. Chuyển hằng số 5 thành kiểu std_logic_vector rồi sang kiểu unsigned rồi gán cho tín hiệu s4
c. Chuyển hằng số 4 thành kiểu unsigned rồi sang kiểu std_logic_vector rồi gán cho tín hiệu s4
d. Chuyển hằng số 5 thành kiểu std_logic_vector rồi sang kiểu unsigned rồi gán cho tín hiệu s4 Clear my choice Câu hỏi 2
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì các chú thích nằm sau:  Select one: a. Dấu '/' b. Hai dấu '//' c. Dấu ';' d. Hai dấu '--' Clear my choice
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496#question-5235466-2 1/2 9/30/23, 10:50 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (… Câu hỏi 3
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì lệnh s4 <= std_logic_vector(to_unsigned(5,4));thì: Select one:
a. 4 là hằng số cần chuyển và 4 là giới hạn số bit.
b. 5 là hằng số cần chuyển và 4 là giới hạn số bit.
c. 4 là hằng số cần chuyển và 5 là giới hạn số bit.
d. 5 là hằng số cần chuyển và 5 là giới hạn số bit. Clear my choice Câu hỏi 4
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì loại dữ liệu đã được định nghĩa gồm: Select one: a. Integer, bit, Boolean.
b. Integer, bit, Boolean, bit_vector. c. Bit_vector, bit, Boolean. d. Integer, bit, bit_vector. Clear my choice
◄ 6.2 BÀI TẬP CHƯƠNG 3: NƠI UPLOAD CÁC FILE BÀI TẬP CHƯƠNG 3. Chuyển tới... 
8. TỔNG KẾT CHƯƠNG 3. (TỰ ĐÁNH GIÁ: BÀI TẬP - TRẮC NGH M - HƯ
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496#question-5235466-2 2/2 9/30/23, 10:50 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (…
Thiet ke vi mach so voi HDL_ Nhom 01CLC
 Nhà của tôi / Các khoá học của tôi / DSIC330563_23_1_01CLC / 3
/ 7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) Câu hỏi 5
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì toán tử quan hệ (so sánh) thì kết quả trả về dạng: Select one: a. Số nguyên Integer. b. Bit và bit_vector. c. Số nguyên Integer. d. Boolean. Clear my choice Câu hỏi 6
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì loại dữ liệu integer dùng bao nhiêu bit:  Select one: a. 64 b. 32 c. 8 d. 16 Clear my choice
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=1 1/2 9/30/23, 10:50 PM
7. KIỂM TRA: TRẮC NGHIỆM SỐ 4. (NỘI DUNG: CHƯƠNG 3. SỐ CÂU: 30. TỪ 22 GIỜ 00 ĐẾN 22 GIỜ 30, THỨ 2, TUẦN 4) (… Câu hỏi 7
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì lệnh a <= ((7|5) => '1', 6|4|3|2|1|0=>'0'); có chức năng: Select one:
a. Gán bit 5 và 7 cho 1 và gán bit 6 hoặc 4 hoặc 3 hoặc 2 hoặc 1 hoặc 0 cho 0.
b. Gán bit 5 hoặc 7 cho 1 và gán 6 hoặc 4 hoặc 3 hoặc 2 hoặc 1 hoặc 0 cho 0.
c. Gán bit 5 và 7 cho 1 và gán bit 6 và 4 và 3 và 2 và 1 và 0 cho 0.
d. Gán bit 1 cho 5 hoặc 7 và gán bit 0 cho 6 hoặc 4 hoặc 3 hoặc 2 hoặc 1 hoặc 0 cho 0. Clear my choice Câu hỏi 8
Câu trả lời đã được lưu Đạt điểm 1,00
Trong VHDL thì trạng thái U của loại dữ liệu std_logic có nghĩa là: Select one: a. Yếu chưa xác định. b. Chưa khởi tạo. c. Không cần quan tâm. d. Tổng trở cao. Clear my choice
◄ 6.2 BÀI TẬP CHƯƠNG 3: NƠI UPLOAD CÁC FILE BÀI TẬP CHƯƠNG 3. Chuyển tới... 
8. TỔNG KẾT CHƯƠNG 3. (TỰ ĐÁNH GIÁ: BÀI TẬP - TRẮC NGH M - HƯ
https://fhqx.hcmute.edu.vn/mod/quiz/attempt.php?attempt=4917244&cmid=1170496&page=1 2/2