CMOS Processing Technology Overview and Techniques Môn Cấu trúc rời rạc | Trường Đại học Công nghiệp Thành phố Hồ Chí Minh

CMOS Processing Technology 1. Introduction
Quá trình xử lý CMOS hiện đại là một quá trình phức tạp và đòi hỏi nhiều hiểu biết về
công nghệ xử lý CMOS. Một câu hỏi công bằng từ một nhà thiết kế sẽ là "Tại sao tôi lại quan
tâm đến cách chế tạo bóng bán dẫn?" Trong nhiều trường hợp, nếu các nhà thiết kế hiểu được
quy trình vật lý, họ sẽ hiểu được lý do cho các quy tắc thiết kế cơ bản và lần lượt sử dụng kiến
thức này để tạo ra một thiết kế tốt hơn. Việc hiểu các bước sản xuất cũng rất quan trọng khi gỡ
lỗi một số lỗi chip khó và cải thiện năng suất. Các nhà máy chế tạo, hay fab, có chi phí phát triển
và vận hành cực kỳ tốn kém. Trong những ngày đầu của ngành công nghiệp bán dẫn, một số nhà
vật lý và kỹ sư sáng giá có thể xây dựng một cơ sở chế tạo trong một tòa nhà công nghiệp với chi
phí khiêm tốn và hầu hết các công ty đều tự sản xuất. Hiện nay, một fab xử lý các tấm wafer 300
mm trong quy trình 45 nm có chi phí khoảng 3 tỷ đô la. Chi phí nghiên cứu và phát triển công
nghệ cơ bản này là 2,4 tỷ đô la nữa. Chỉ một số ít công ty trên thế giới có khối lượng bán hàng để
biện minh cho khoản đầu tư lớn như vậy. Ngay cả những công ty này cũng đang thành lập các
tập đoàn để chia sẻ chi phí phát triển công nghệ với các đối thủ cạnh tranh trên thị trường của họ.
Silic ở trạng thái tinh khiết hoặc trạng thái nội tại là chất bán dẫn, có điện trở khối nằm giữa điện
trở của chất dẫn điện và chất cách điện. Độ dẫn điện của silic có thể tăng lên theo nhiều cấp độ
bằng cách đưa các nguyên tử tạp chất vào mạng tinh thể silic. Các chất pha tạp này có thể cung
cấp electron tự do hoặc lỗ trống. Các nguyên tố tạp chất nhóm III như bo sử dụng hết electron
được gọi là chất nhận vì chúng nhận một số electron đã có trong silic, để lại lỗ trống. Tương tự
như vậy, các nguyên tố cho nhóm V như asen và phốt pho cung cấp electron. Silic chứa phần lớn
các chất cho được gọi là loại n, trong khi silic chứa phần lớn các chất nhận được gọi là loại p.
Khi vật liệu loại n và loại p được đưa lại với nhau, vùng mà silic chuyển từ loại n sang loại p
được gọi là mối nối. Bằng cách sắp xếp các mối nối trong một số cấu trúc vật lý nhất định và kết
hợp chúng với dây và chất cách điện, có thể chế tạo được nhiều thiết bị bán dẫn khác nhau.
Trong nhiều năm qua, quá trình xử lý chất bán dẫn silic đã phát triển các kỹ thuật tinh vi để xây
dựng các mối nối này và các cấu trúc cách điện và dẫn điện khác. 2. CMOS technologies
Các công nghệ CMOS chính là: (a) quy trình n-well (b) quy trình p-well (c) quy trình twin-well (d) quy trình triple-well
Người ta đều biết rằng quy trình p-well có trước quy trình n-well. Vì vậy, trọng tâm là
quy trình p-well trong đó p-well được hình thành chứa các bóng bán dẫn nMOS và bóng bán dẫn
pMOS được đặt trong chất nền loại n. Có những kỹ thuật tiên tiến to lớn giúp chế tạo các bóng
bán dẫn pMOS tốt trong n-well trở nên khả thi và tương tự như vậy trong quy trình n-well, các
bóng bán dẫn nMOS tuyệt vời có thể được chế tạo trong chất nền loại p. Quy trình twin-well đi
kèm với sự xuất hiện của các quy trình n-well cho phép tối ưu hóa từng loại bóng bán dẫn. Loại
công nghệ CMOS cuối cùng là quy trình triple-well bao gồm một giếng thứ ba để cung cấp khả
năng cô lập tốt giữa các khối analog và kỹ thuật số trong các chip tín hiệu hỗn hợp. Điều này
cũng cung cấp khả năng cô lập tốt bộ nhớ động mật độ cao khỏi logic. 2.1 Wafer formation
Một tấm wafer (hoặc một đĩa silicon chẳng hạn) là nguyên liệu thô cơ bản được sử dụng
trong các quy trình chế tạo chất bán dẫn hiện đại có đường kính thay đổi từ 75 mm đến 300 mm
và dày dưới 1 mm. Những tấm wafer này được cắt từ các thỏi silicon đơn tinh thể và các tinh thể
này đòi hỏi một kỹ thuật đặc biệt để kéo tinh thể đơn từ một khối silicon nóng chảy tinh khiết
trong nồi nấu chảy. Kỹ thuật đặc biệt này được gọi là phương pháp Czochralski và là phương
pháp được khai thác nhiều nhất để sản xuất vật liệu đơn tinh thể. Các tính chất điện cần thiết có
thể đạt được bằng cách thêm một lượng tạp chất được kiểm soát vào khối silicon nóng chảy.
Phương pháp này yêu cầu một tinh thể mầm được nhúng vào khối silicon nóng chảy để bắt đầu
quá trình phát triển tinh thể và thỏi silicon có cùng hướng tinh thể như hạt. Để làm tan chảy
silicon thành dạng nóng chảy, một lò sưởi được điều khiển bằng cảm ứng tần số vô tuyến được
cung cấp để duy trì nhiệt độ cao hơn một vài độ so với điểm nóng chảy của silicon (1425 C). Bầu
khí quyển thường là heli hoặc argon để ngăn silicon bị oxy hóa. Toàn bộ cụm được quay và đồng
thời hạt giống được rút dần theo chiều dọc khỏi khối silicon nóng chảy. Silic nóng chảy bám vào
hạt giống và kết tinh lại khi được rút ra. Tốc độ rút hạt giống và tốc độ quay xác định đường kính của thỏi. 2.2 Photolithography
Xin nhắc lại rằng có những vùng cụ thể của chất pha tạp, polysilicon, kim loại và các
điểm tiếp xúc được xác định bằng mặt nạ. Việc tạo hoa văn này đạt được bằng một quy trình gọi
là quang khắc, bắt nguồn từ tiếng Hy Lạp photo (ánh sáng), lithos (đá) và graphe (hình ảnh), theo
nghĩa đen có nghĩa là "khắc hình ảnh trên đá bằng ánh sáng". Chất cản quang chủ yếu được sử
dụng để xác định các khu vực quan tâm (tức là nơi chúng ta muốn vật liệu có hoặc không có)
trên một tấm wafer. Hiện tượng cơ bản bao gồm việc phủ lớp cản quang lên tấm wafer, sau đó
tiếp tục được chiếu sáng chọn lọc thông qua mặt nạ quang học. Sau khi tạo hoa văn ban đầu của
chất cản quang, các lớp chắn khác như silicon đa tinh thể, silicon dioxide hoặc silicon nitride có
thể được sử dụng làm mặt nạ vật lý trên chip. Mặt nạ quang học được chế tạo bằng thủy tinh
thạch anh phủ crom (crom).
Về cơ bản, nguồn sáng UV được sử dụng để phơi sáng chất cản quang và hình 1 minh
họa chi tiết quy trình quang khắc. Quy trình này bao gồm một mặt nạ quang học có crôm, nơi
ánh sáng sẽ bị chặn và ánh sáng UV chiếu vào mặt nạ từ mặt sau. Ánh sáng UV này khi đi qua
các phần trong suốt của mặt nạ được sử dụng để phơi sáng lớp phủ hữu cơ (PR) đang được phủ
trên wafer. Lớp phủ quang chưa được phơi sáng được loại bỏ bằng cách hòa tan nó trong dung
môi hiện hình, để lại các đảo lớp phủ quang không hòa tan được phơi sáng. Đây được gọi là lớp
phủ quang âm. Trong khi lớp phủ dương trở nên hòa tan khi tiếp xúc với tia UV và loại lớp phủ
này cung cấp độ phân giải cao hơn lớp phủ âm, nhưng ít nhạy cảm hơn với ánh sáng.
Bước sóng của nguồn sáng ảnh hưởng đến kích thước tính năng tối thiểu có thể in được.
Chúng ta hãy định nghĩa bước tối thiểu (chiều rộng + khoảng cách) của một quy trình là 2b. Độ
phân giải của ống kính phụ thuộc vào bước sóng của ánh sáng và khẩu độ số NA của ống kính:
trong đó n là chiết suất của môi trường (khác nhau đối với các môi trường khác nhau) và α là góc
chấp nhận của thấu kính. Ở đây, có một tham số khác tức là k1 phụ thuộc vào tính nhất quán của
ánh sáng, lớp phủ chống phản xạ, các thông số về chất cản quang và các kỹ thuật tăng cường độ
phân giải. Một tham số quan trọng khác là độ sâu tiêu điểm được đưa ra bởi 2 = 2 trong đó k2
nằm trong khoảng từ 0,5 đến 1. Các hệ thống quang khắc tiên tiến với bước sóng ngắn và khẩu
độ số lớn có độ sâu tiêu điểm rất nông, đòi hỏi bề mặt của tấm wafer phải được duy trì cực kỳ phẳng.
2.10 Silicon Dioxide (SiO2)
Sự hình thành đáng tin cậy của SiO2 là rất quan trọng đối với nhiều kỹ thuật sản xuất
khác nhau được sử dụng để tạo ra các mạch tích hợp silicon. Trên thực tế, không giống như các
vật liệu cạnh tranh, silicon đã thống trị ngành công nghiệp vì nó có oxit dễ xử lý (tức là nó có thể
được nuôi cấy và khắc). Độ dày khác nhau của SiO2 là cần thiết cho một ứng dụng cụ thể. Oxit
mỏng là cần thiết cho các cổng bóng bán dẫn; oxit dày hơn có thể cần thiết cho các thiết bị điện
áp cao hơn, trong khi thậm chí có thể cần các lớp oxit dày hơn để đảm bảo rằng các bóng bán
dẫn không được hình thành ngoài ý muốn trong silicon bên dưới polysilicon.
Quá trình oxy hóa silicon đạt được bằng cách nung nóng các tấm silicon trong môi
trường oxy hóa và có nhiều kỹ thuật khác nhau như sau:
(i) Oxy hóa ướt––khi môi trường oxy hóa chứa hơi nước có nhiệt độ từ 900 °C đến 1000
°C. Quá trình này cũng được gọi là quá trình oxy hóa pyrogenic khi sử dụng hỗn hợp hydro và
oxy theo tỷ lệ 2:1. Oxy hóa ướt là một quá trình nhanh chóng.
(ii) Oxy hóa khô––khi bầu khí quyển oxy hóa là oxy nguyên chất và nhiệt độ ở khoảng
1200 °C để đạt được tốc độ tăng trưởng chấp nhận được. Nó được sử dụng để tạo thành oxit
cổng mỏng, được kiểm soát chặt chẽ, trong khi oxy hóa ướt có thể được sử dụng để tạo thành oxit trường dày.
(iii) Lắng đọng lớp nguyên tử (ALD)––khi một lớp hóa chất mỏng (vật liệu A) được gắn
vào bề mặt và sau đó một hóa chất (vật liệu B) được đưa vào để tạo ra một lớp mỏng của lớp cần
thiết (tức là SiO2––điều này cũng có thể được sử dụng cho các chất điện môi và kim loại khác
nhau). Sau đó, quá trình này được lặp lại và lớp cần thiết được xây dựng từng lớp một. 2.11 Isolation
Các thiết bị riêng lẻ trong quy trình CMOS cần được cô lập với nhau để chúng không có
tương tác bất ngờ. Đặc biệt, các kênh chỉ nên được đảo ngược bên dưới các cổng bóng bán dẫn
trên vùng hoạt động; các dây chạy ở nơi khác không được tạo ra các kênh MOS ký sinh. Hơn
nữa, sự khuếch tán nguồn/cống của các bóng bán dẫn không liên quan không được can thiệp lẫn
nhau. Cổng bóng bán dẫn bao gồm một lớp oxit cổng mỏng. Ở nơi khác, một lớp oxit trường dày
hơn tách các dây polysilicon và kim loại khỏi chất nền. Nguồn và cống của các bóng bán dẫn tạo
thành các mối nối p–n phân cực ngược với chất nền hoặc giếng, cô lập chúng khỏi các bóng bán
dẫn lân cận. Oxit dày trước đây được hình thành bằng một quy trình gọi là Oxi hóa cục bộ của
Silicon (LOCOS). Một vấn đề với các quy trình dựa trên LOCOS là sự chuyển đổi giữa oxit dày
và mỏng, kéo dài một khoảng cách theo chiều ngang để tạo thành cái gọi là mỏ chim. Khoảng
cách theo chiều ngang tỷ lệ thuận với độ dày của oxit, điều này hạn chế mật độ đóng gói của
bóng bán dẫn. Bắt đầu từ nút 0,35 m, phương pháp cô lập rãnh nông (STI) đã được giới thiệu để
tránh các vấn đề với LOCOS. STI tạo ra các rãnh cách điện SiO2 bao quanh các bóng bán dẫn
(mọi nơi trừ khu vực hoạt động). Chiều rộng rãnh không phụ thuộc vào độ sâu của nó, do đó, các
bóng bán dẫn có thể được đóng gói chặt chẽ như quang khắc cho phép. Các rãnh cô lập các dây
khỏi chất nền, ngăn ngừa sự hình thành kênh không mong muốn. Chúng cũng làm giảm điện
dung thành bên và dòng rò rỉ mối nối của nguồn và máng.
Hình 4 cho thấy STI bắt đầu bằng một lớp oxit đệm và một lớp silicon nitride, đóng vai trò là các
lớp che phủ. Các lỗ mở trong lớp oxit đệm sau đó được sử dụng để khắc vào vùng giếng hoặc
chất nền (quy trình này cũng có thể được sử dụng để khuếch tán nguồn/thoát) và sau đó một lớp
oxit lót được phát triển để phủ silicon lộ ra (Hình 4(b)). Các rãnh được lấp đầy bằng SiO2 hoặc
các chất độn khác bằng cách sử dụng CVD không tiêu thụ silicon bên dưới (Hình 4(c)). Bây giờ
để san phẳng cấu trúc, bước Đánh bóng cơ học hóa học (CMP) được khai thác để loại bỏ oxit
đệm và nitride (Hình 4(d)). CMP, như tên gọi của nó, kết hợp một hành động mài cơ học trong
đó wafer quay được tiếp xúc với đầu đánh bóng cố định trong khi hỗn hợp mài mòn được áp
dụng. Hỗn hợp này cũng phản ứng hóa học với bề mặt để hỗ trợ cho hành động đánh bóng. 2.12
Gate Oxide and Gate and Source/Drain Formations
Bước tiếp theo trong quy trình là hình thành lớp oxit cổng cho các transistor. Như đã đề
cập, lớp này thường là silicon dioxide (SiO₂). Trong trường hợp các vùng nguồn/drain được xác
định bởi cách cách ly STI, lớp oxit cổng sẽ được phát triển trên cấu trúc đã được làm phẳng.
Điều này được minh họa qua các bước: • (a) Etch rãnh, • (b) Oxi hóa lớp lót,
• (c) Lấp đầy rãnh bằng vật liệu cách điện,
• (d) CMP để làm phẳng bề mặt.
Trong giai đoạn này, polysilicon được hình thành khi silicon được lắng đọng lên SiO₂
hoặc các bề mặt khác không có định hướng tinh thể. Kích thước của các miền tinh thể có thể
được kiểm soát thông qua quá trình ủ. Polysilicon không pha tạp có điện trở suất cao, có thể
giảm bằng cách cấy tạp chất hoặc kết hợp với kim loại chịu nhiệt. Cổng polysilicon đóng vai trò
như một mặt nạ, cho phép căn chỉnh chính xác nguồn và drain ở hai bên cổng. Quá trình này
được gọi là quá trình cổng polysilicon tự căn chỉnh.
Nhôm không thể được sử dụng vì nó sẽ tan chảy trong quá trình hình thành nguồn và
drain. Các bước để xác định cổng, nguồn và drain trong quá trình cổng polysilicon tự căn chỉnh bao gồm:
1. Phát triển oxit cổng tại những nơi cần transistor (khu vực = nguồn + drain + cổng) – ở
những nơi khác sẽ có oxit dày hoặc cách ly rãnh.
2. Lắng đọng polysilicon lên chip và tạo hình polysilicon (cả cổng và kết nối).
3. Khắc lớp oxit cổng lộ ra – tức là khu vực oxit cổng nơi cần transistor mà không được phủ bởi polysilicon.
4. Tại giai đoạn này, chip có các cửa sổ tiếp xúc với lớp well hoặc substrate ở bất kỳ nơi nào
cần khuếch tán nguồn/drain.
5. Cấy ion cho các vùng nguồn/drain của pMOS và nMOS. 2.13
Contacts and Metallization
Các lỗ tiếp xúc được tạo ra tại các vùng nguồn, drain và cổng theo mặt nạ tiếp xúc, là
những lỗ được khắc trong lớp điện môi sau bước nguồn/drain. Các quy trình cũ thường sử dụng
nhôm (Al) để làm dây dẫn, mặc dù các quy trình mới hơn sử dụng đồng (Cu) để giảm điện trở.
Tungsten (W) có thể được sử dụng như một phích cắm để lấp đầy các lỗ tiếp xúc (giúp giải quyết
vấn đề nhôm không thích hợp với các lỗ tiếp xúc nhỏ). Trong một số quy trình, tungsten cũng có
thể được dùng như một lớp kết nối cục bộ.
Quá trình metallization là quá trình tạo các dây dẫn để kết nối các thiết bị. Như đã đề cập,
metallization thông thường sử dụng nhôm. Nhôm có thể được lắng đọng bằng phương pháp bay
hơi hoặc phun phủ. Bay hơi là quá trình lắng đọng nhôm đã được bốc hơi lên wafer trong một
buồng chân không bằng cách dẫn dòng điện cao. Một dạng nâng cao của phương pháp bay hơi,
giúp giảm sự nhiễm bẩn, sử dụng một chùm tia điện tử tập trung để bốc hơi nhôm.
Phun phủ được thực hiện bằng cách tạo ra plasma khí bằng cách ion hóa một khí trơ
thông qua trường điện RF hoặc DC. Các ion được tập trung vào mục tiêu nhôm và plasma làm
bật ra các nguyên tử kim loại, sau đó chúng được lắng đọng lên wafer. Các phương pháp khắc
ướt hoặc khắc khô có thể được sử dụng để loại bỏ kim loại không mong muốn.
2.14 Passivation and metrology
Bước xử lý cuối cùng là thêm một lớp kính bảo vệ, được gọi là passivation hoặc
overglass, để ngăn chặn sự xâm nhập của các chất gây nhiễm bẩn. Các lỗ mở trong lớp
passivation, gọi là overglass cuts, cho phép kết nối với các điểm tiếp xúc I/O và điểm kiểm tra
nếu cần. Sau khi thực hiện passivation, có thể tiến hành các bước bổ sung như bumping, cho
phép chip được kết nối trực tiếp với bảng mạch bằng cách sử dụng các nút hàn được mạ trong các lỗ trên pad.
Metrology là khoa học đo lường. Mọi thứ được xây dựng trong quy trình sản xuất bán
dẫn đều phải được đo lường để cung cấp thông tin phản hồi cho quá trình sản xuất. Điều này bao
gồm từ các phép đo quang học đơn giản về độ rộng của đường mạch cho đến các kỹ thuật tiên
tiến để đo lớp màng mỏng và các khuyết tật như khoảng trống trong kết nối đồng. Một yêu cầu
tự nhiên là cần có các phép đo trong thời gian thực để kiểm soát quy trình sản xuất theo cách
phản hồi trực tiếp. Kính hiển vi quang học được sử dụng để quan sát các cấu trúc và khuyết tật
lớn, còn kính hiển vi điện tử quét (SEM) được dùng để quan sát các chi tiết rất nhỏ. Một kỹ thuật
khác là Energy Dispersive Spectroscopy (EDX), sử dụng electron để bắn phá mạch, gây ra sự
phát xạ tia X cũng được dùng để tạo ảnh. Kính hiển vi điện tử truyền qua (TEM), quan sát kết
quả của các electron đi qua mẫu thay vì bật lại, cũng được sử dụng để đo các cấu trúc trong một số trường hợp. 3. Summary
Các công nghệ CMOS khác nhau
Các bước khác nhau trong quá trình chế tạo CMOS bao gồm:
1. Chuẩn bị wafer: Bắt đầu với việc hình thành wafer từ silicon tinh khiết. Wafer được cắt
từ các thanh silicon và đánh bóng để tạo ra bề mặt mịn.
2. Quang khắc (Photolithography): Sử dụng ánh sáng để truyền mẫu mạch từ mặt nạ
quang học lên bề mặt wafer, định hình các chi tiết vi mô trên thiết bị bán dẫn.
3. Hình thành vùng well và kênh dẫn (Well and Channel Formation): Các vùng n-well
và p-well được hình thành qua quá trình cấy ion và khuếch tán, xác định vị trí các transistor nMOS hoặc pMOS.
4. Silicon Dioxide (SiO₂): Một lớp SiO₂ mỏng được hình thành trên wafer để cách điện các
phần tử khác nhau của transistor, đóng vai trò cách điện chính trong công nghệ CMOS.
5. Cách ly (Isolation): Công nghệ cách ly rãnh (STI) hoặc cách ly LOCOS được sử dụng để
tách biệt các transistor, ngăn chặn dòng điện rò rỉ giữa các thành phần.
6. Hình thành Gate Oxide và Gate: Lớp oxit cổng (thường là SiO₂) được phát triển, sau
đó là polysilicon được lắng đọng để tạo cổng transistor.
7. Hình thành Source/Drain: Khu vực nguồn và drain được hình thành qua cấy ion, tạo ra
các vùng bán dẫn loại n hoặc loại p quanh cổng.
8. Tiếp xúc và Metallization: Các lỗ tiếp xúc được khắc trong lớp điện môi và lấp đầy
bằng tungsten hoặc kim loại khác. Sau đó, kim loại như nhôm hoặc đồng được lắng đọng
để tạo kết nối giữa các thiết bị.
9. Passivation và đo lường (Metrology): Lớp passivation bảo vệ bề mặt chip khỏi nhiễm
bẩn. Quá trình đo lường đảm bảo các bước được thực hiện chính xác, sử dụng các kỹ
thuật như kính hiển vi điện tử quét (SEM) và kính hiển vi điện tử truyền qua (TEM).