Giáo trình môn Thiết kế hệ thống VLSI | Học viện Công Nghệ Bưu Chính Viễn Thông

Danh sách kí hiệu MOSFET
Metal Oxide Semiconductor Field Effect Transistor CPU Central Processing Unit SRAM Static Random Access Memory CMOS
Complementary Metal-Oxide-Semiconductor FET Field-Effect Transistor SOI Silic On Insulator RAM Random Access Memory DRAM Random Access Memory ROM Read Only Memory LIFO Last In First Out FIFO First In First Out MỤC LỤC
Danh sách kí hiệu............................................................................................................1
MỤC LỤC......................................................................................................................2
Danh sách hình vẽ...........................................................................................................9
Danh mục bảng.............................................................................................................16
Lời nói đầu....................................................................................................................17
Tổng quan về thiết kế hệ thống VLSI...........................................................................18 1.1
Vai trò của VLSI và lịch sử phát triển.............................................................18 1.2
Chu trình thiết kế VLSI...................................................................................23
1.2.1. Sơ đồ tổng quan thiết kế VLSI..................................................................23 1.2.2.
Các chỉ tiêu thiết kế..................................................................................25 1.2.3.
Các kiểu thiết kế VLSI..............................................................................26 1.3
Transistor MOSFET........................................................................................27 1.4
Cổng logic CMOS...........................................................................................31 1.4.1
Cổng đảo...................................................................................................32 1.4.2
Cổng NAND.............................................................................................32 1.4.3
Cổng NOR................................................................................................33 1.4.4
Cổng tích hợp...........................................................................................34 1.4.5
Mạch ba trạng thái....................................................................................35 1.4.6
Bộ ghép kênh............................................................................................37 1.4.7
Các mạch tuần tự......................................................................................38 1.4.8
Các bộ chốt...............................................................................................39 1.4.9
Các flip-flop..............................................................................................40 1.5
Chế tạo và bố trí CMOS..................................................................................41 1.5.1
Chế tạo CMOS..........................................................................................41 1.5.2
Bố trí CMOS (Layout)..............................................................................44
Lý thuyết transistor và công nghệ CMOS .................................................................... 1
2.1 Lý thuyết transistor .................................................................................................... 1
2.1.1 Giới thiệu về Transistor MOS ......................................................................... 1
2.1.2 Đặc tuyến I-V kênh dài .................................................................................... 4
2.1.3 Đặc tuyến C-V ................................................................................................. 8
2.1.4 Mô hình điện dung khuếch tán MOS chi tiết ................................................ 10
2.1.5 Đặc tính I-V không lý tưởng ......................................................................... 11
2.1.6 Suy giảm tính di động và độ bão hòa vận tốc ............................................... 12
2.1.7 Điều chế kênh dài .......................................................................................... 16
2.2 Các hiệu ứng điện áp ngưỡng .................................................................................. 18
2.2.1 Hiệu ứng thân ................................................................................................ 18
2.2.2 Hạ thấp rào cản cảm ứng máng ..................................................................... 19
2.2.3 Hiệu ứng kênh ngắn ....................................................................................... 19
2.2.4 Rò rỉ ............................................................................................................... 19
2.2.5 Rò rỉ dưới ngưỡng ......................................................................................... 20
2.2.6 Rò rỉ cổng ...................................................................................................... 21
2.3 Công nghệ CMOS .................................................................................................... 22
2.3.1. Sự hình thành tấm wafer ............................................................................... 23
2.3.2. Phương pháp quang khắc ............................................................................. 24
2.3.3. Sự hình thành giếng và kênh ........................................................................ 26
2.3.4. Silic và Ôxít silic .......................................................................................... 28
2.3.5 Sự hình thành cổng Oxit ................................................................................ 30
2.3.6 Sự hình thành cực cổng, cực nguồn và cực máng ......................................... 30
2.3.7 Các tiếp xúc và kim loại hóa ......................................................................... 33
2.4 Quy tắc thiết kế bố cục ......................................................................................... 34
2.4.1 Các quy tắc về giếng ...................................................................................... 35
2.4.2 Các quy tắc về transistor ................................................................................ 36
2.4.3 Các quy tắc về tiếp điểm ............................................................................... 36
2.4.4 Các quy tắc về kim loại ................................................................................. 37
2.4.5 Các quy tắc về lối đi ...................................................................................... 37
2.4.6 Một số quy tắc khác ....................................................................................... 38
2.4.7 Quy tắc thiết kế CMOS có thể mở rộng (MOSIS) ........................................ 38
2.5 Cải tiến quy trình CMOS ..................................................................................... 39
2.5.1 Điện áp ngưỡng và độ dày oxit ..................................................................... 39
2.5.2 Silic trên chất cách điện ................................................................................. 40
2.5.3 Điện môi cổng hệ số k cao ............................................................................ 41
2.5.4 Tính di động cao hơn ..................................................................................... 42
2.5.5 Transistor sử dụng plastic .............................................................................. 43
2.5.6 Transistor điện áp cao .................................................................................... 43
2.6 Kết nối các transistor ............................................................................................ 43
2.6.1 Tiến trình đồng Damascene ........................................................................... 43
2.6.2 Chất điện môi k thấp ...................................................................................... 44
2.7 Các phần tử trong mạch ....................................................................................... 44
2.7.1 Tụ điện ........................................................................................................... 44
2.7.2 Điện trở .......................................................................................................... 45
2.7.3 Cuộn cảm ....................................................................................................... 46
2.7.4 Đường truyền ................................................................................................. 47
2.7.5 Transistor lưỡng cực ...................................................................................... 47
2.7.6 DRAM nhúng ................................................................................................ 47
2.7.7 Bộ nhớ điện tĩnh ............................................................................................ 48
2.8 Các vấn đề về sản xuất ......................................................................................... 49
2.8.1 Quy tắc ăng-ten .............................................................................................. 49
2.8.2 Quy tắc mật độ lớp ........................................................................................ 50
2.8.3 Quy tắc nâng cao độ phân giải ...................................................................... 51
2.8.4 Quy tắc xẻ rãnh kim loại ............................................................................... 51
2.8.5 Nguyên tắc nâng cao lợi nhuận ..................................................................... 51
2.9 Quy tắc thiết kế .................................................................................................... 52 2.9.1
Bố cục cổng..............................................................................................52 2.9.2
Sơ đồ hình que..........................................................................................53
Thiết kế mạch tổ hợp....................................................................................................51 3.1.
Tổng quan........................................................................................................51 3.2.
Trễ...................................................................................................................52 3.2.1.
Định nghĩa................................................................................................53 3.2.2.
Tối ưu hóa thời gian..................................................................................54 3.2.3.
Đáp ứng thời gian.....................................................................................55 3.2.4.
Mô hình trễ RC.........................................................................................58 3.2.5.
Mô hình trễ tuyến tính..............................................................................60 3.2.6.
Nỗ lực logic..............................................................................................61
3.2.7. Mô hình trễ phân tích định thời.................................................................63 3.3.
Các họ mạch....................................................................................................65 3.3.1.
CMOS tĩnh................................................................................................65 3.3.2.
Đẩy bọt.....................................................................................................65 3.3.3.
Cổng kết hợp.............................................................................................66 3.3.4.
Hiệu ứng trễ đầu vào.................................................................................67 3.3.5.
Cổng không đối xứng...............................................................................67 3.3.6.
Đa điện áp ngưỡng....................................................................................68 3.3.7.
Mạch tỷ lệ.................................................................................................68 3.3.8.
Logic chuyển mạch điện áp kiểu cascode.................................................69 3.3.9.
Mạch động................................................................................................70 3.4.
Những vấn đề thường gặp trong mạch.............................................................73 3.4.1.
Giảm ngưỡng............................................................................................73 3.4.2.
Tỷ lệ hỏng.................................................................................................74 3.4.3.
Sự rò rỉ......................................................................................................74 3.4.4.
Chia điện tích............................................................................................75 3.4.5.
Nhiễu nguồn cung cấp..............................................................................76 3.4.6.
Ảnh hưởng nhiệt độ..................................................................................76 3.4.7.
Độ nhạy nhiễu đầu vào khuếch tán...........................................................76 3.4.8.
Độ nhạy tiến trình.....................................................................................77 3.5.
Thiết kế mạch tích hợp trên nền tảng Silicon-On-Insulator.............................78 3.5.1
Điện áp thân nổi........................................................................................78 3.5.2
Ưu điểm của công nghệ SOI.....................................................................79 3.5.3
Nhược điểm của SOI................................................................................80 3.6.
Thiết kế mạch hoạt động dưới điệp áp ngưỡng................................................81 3.6.1.
Mục đích...................................................................................................81 3.6.2.
Định kích thước........................................................................................82 3.6.3.
Lựa chọn cổng..........................................................................................83
Thiết kế mạch tuần tự...................................................................................................69 4.1
Trình tự mạch tĩnh...........................................................................................69 4.1.1
Phương pháp tuần tự.................................................................................69 4.1.2
Ràng buộc về độ trễ tối đa........................................................................72 4.1.3
Ràng buộc về độ trễ tối thiểu....................................................................75 4.1.4
Thời gian chờ...........................................................................................77 4.2
Thiết kế mạch chốt và flip-flops......................................................................80 4.2.1
Bộ chốt CMOS thông thường...................................................................80 4.2.2
Bộ flip-flop CMOS thông thường.............................................................83 4.2.3
Bộ chốt xung.............................................................................................85 4.2.4
Bộ chốt và flip-flop có thể đặt lại..............................................................88 4.2.5
Kích hoạt bộ chốt và flip-flop...................................................................89 4.2.6
Kết hợp logic vào chốt..............................................................................90 4.2.7
Các Flip-Flop khác biệt.............................................................................90 4.2.8
Kích hoạt 2 triggered Flip-Flops...............................................................92 4.3
Phương pháp phần tử trình tự tĩnh...................................................................94 4.3.1
Lựa chọn các phần tử Flip-Flop................................................................94 4.3.2
Các bộ chốt xung......................................................................................94 4.3.3
Các mạch chốt khác..................................................................................95 4.3.4
Đặc trưng độ trễ của phần tử tuần tự.........................................................96 4.3.5
Thanh ghi lưu trạng thái..........................................................................100 4.3.6
Flip-Flop chuyển đổi mức.......................................................................101 4.3.7
Thiết kế lề và thích ứng các yếu tố tuần tự..............................................102 4.4
Bộ đồng bộ hóa..............................................................................................106 4.4.1
Khả năng linh động.................................................................................106 4.4.2
Một bộ đồng bộ hóa đơn giản.................................................................107 4.4.3
Giao tiếp giữa các miền xung đồng hồ không đồng bộ...........................108 4.4.4
Các lỗi thường gặp về bộ đồng bộ hóa....................................................110
Thiết kế bộ nhớ...........................................................................................................107 5.1
SRAM...........................................................................................................107 5.1.1
Các ô nhớ SRAM....................................................................................107 5.1.2
Mạch hàng..............................................................................................108 5.1.3
Mạch cột.................................................................................................110 5.2
DRAM...........................................................................................................112 5.3
Bộ nhớ chỉ đọc (ROM)..................................................................................113 5.3.1
Bộ nhớ chỉ đọc có thể lập trình...............................................................115 5.3.2
Bộ nhớ ROMs kiểu NAND.....................................................................116 5.3.3
Bộ nhớ nhanh flash.................................................................................118 5.4
Bộ nhớ truy cập nối tiếp................................................................................121 5.4.1
Thanh ghi dịch........................................................................................121 5.4.2
Hàng đợi FIFO và LIFO.........................................................................122
Phân hệ xử lý dữ liệu..................................................................................................124 6.1
Bộ cộng/trừ....................................................................................................124 6.1.1.
Bộ cộng một bit......................................................................................124 6.1.2.
Bộ trừ......................................................................................................128
6.1.3. Bộ cộng nhiều đầu vào............................................................................129 6.2
Bộ so sánh.....................................................................................................130 6.3
Bộ đếm..........................................................................................................131 6.4
Bộ nhân.........................................................................................................132 6.5
Bộ đếm vòng và bộ đếm Johnson..................................................................135 6.6
Thanh ghi dịch hồi tiếp tuyến tính.................................................................136 6.7
Bộ ghi dịch....................................................................................................137 6.7.1.
Thanh ghi dịch phễu...............................................................................138 6.7.2.
Thanh ghi dịch thùng..............................................................................139
Phụ lục A....................................................................................................................143
Phụ lục B....................................................................................................................107
Tài liệu tham khảo......................................................................................................110 Danh sách hình vẽ
Hình 1.0.1:Sự tăng trưởng của linh kiện bán dẫn..........................................................17
Hình 1.0.2:Transistor đầu tiên.......................................................................................18
Hình 1.0.3: Bộ vi xử lý 4004 4 bit................................................................................19
Hình 1.0.4: Tăng trưởng mật độ tích hợp Transistor theo định luật Moore...................20
Hình 1.0.5: Biểu đồ tăng trưởng sức mạnh của CPU....................................................21
Hình 1.0.6: Chu trình thiết kế VLSI..............................................................................22
Hình 1.0.7: Chất bán dẫn loại p và loại n......................................................................26
Hình 1.0.8: Đi-ốt...........................................................................................................27
Hình 1.0.9: pMOS và nMOS........................................................................................28
Hình 1.0.10: Cơ chế đóng/ngắt của nMOS và pMOS...................................................28
Hình 1.0.11: Cơ chế Pull-up/pull-down trong thiết kế CMOS......................................30
Hình 1.0.12: Cổng NOT................................................................................................31
Hình 1.0.13: Cổng NAND............................................................................................32
Hình 1.0.14: Cổng NOR...............................................................................................33
Hình 1.0.15: Cổng tích hợp...........................................................................................34
Hình 1.0.16: Cổng tristates...........................................................................................35
Hình 1.0.17: Cổng truyền..............................................................................................35
Hình 1.0.18: Cổng Tristate đảo.....................................................................................35
Hình 1.0.19: Bộ ghép kênh 2:1.....................................................................................36
Hình 1.0.20: Bộ ghép kênh đảo.....................................................................................37
Hình 1.0.21: Cấu trúc và hoạt động của bộ chốt...........................................................38
Hình 1.0.22: Cấu trúc và hoạt động của bộ Flip-flop....................................................39
Hình 1.0.23: Quy trình chế tạo CMOS..........................................................................40
Hình 1.0.24: n-well và p-well trong MOSFET.............................................................43
Hình 1.0.25: Lớp polysilicon trên MOSFET.................................................................44
Hình 1.0.26: Liên kết kim loại trên MOSFET..............................................................45
Hình 2.0.1: Hoạt động của cấu trúc MOS.......................................................................1
Hình 2.0.2: Các vùng hoạt động của cấu trúc MOS........................................................2
Hình 2.0.3:Bóng bán dẫn pMOS.....................................................................................3
Hình 2.0.4: Điện áp trung bình cực cổng tới kênh..........................................................5
Hình 2.0.5: Mẫu bóng bán dẫn........................................................................................6
Hình 2.0.6: Quan hệ đặc tính I-V cho (a) nMOS và (b) pMOS.......................................8
Hình 2.0.7:Mặt cắt vùng khuếch tán...............................................................................9
Hình 2.0.8: Cấu trúc hình học vùng khuếch tán............................................................10
Hình 2.0.9: Đặc điểm I-V mô phỏng và lý tưởng..........................................................12
Hình 2.0.10:Vận tốc sóng mang và điện trường tại 300K.............................................13
Hình 2.0.11: So sánh mô hình luật hệ số mũ α với hành xử được mô phỏng của
transistor.......................................................................................................................15
Hình 2.0.12: Ids là hàm của Vgs ở độ bão hòa, hiển thị phù hợp tuyến tính tốt ở Vgs cao16
Hình 2.0.13: Vùng nghèo làm ngắn chiều dài kênh hiệu dụng......................................17
Hình 2.0.14:Tuyến dòng rò...........................................................................................19
Hình 2.0.15:Đặc điểm I-V của transistor nMOS 65 nm ở 70 C trên thang log.............20
Hình 2.0.16: Thực nghiệm đo dòng rò cổng JG như là hàm của VDD cho vài giá trị khác
nhau của bề dày lớp oxit tox.................................................................................21 Hình
2.0.17: Một số kí hiệu của bóng bán dẫn..............................................................22
Hình 2.0.18: Phương pháp Czochralski........................................................................23
Hình 2.0.19: Quá trình quang khắc...............................................................................24
Hình 2.0.20: Cấu trúc giếng trong tiến trình triple-well................................................26
Hình 2.0.21: Sự hìnhthành cổng oxide..........................................................................29
Hình 2.0.22: Sự hình thành cổng, nguồn và máng........................................................30
Hình 2.0.23: Quá trình bọc silic....................................................................................31
Hình 2.0.24: Quá trình kim loại hóa nhôm....................................................................32
Hình 2.0.25: Tiến tình n-well CMOS và cấu trúc giếng, chất nền, tiếp điểm................35
Hình 2.0.26: Tiếp xúc chất nền.....................................................................................36
Hình 2.0.27: Các kiểu SOI............................................................................................40
Hình 2.0.28: High-k gate stack.....................................................................................41
Hình 2.0.29: Ảnh hiển vi bóng bán dẫn silic căng: (a) nMOS, (b) pMOS....................42
Hình 2.0.30: Transistor sử dụng plastic........................................................................43
Hình 2.0.31: Tụ điện rìa................................................................................................45
Hình 2.0.32: Bố cục điện trở.........................................................................................45
Hình 2.0.33: Cuộn cảm xoắn ốc điển hình và mạch tương đương................................46
Hình 2.0.34:Ống dẫn sóng microstrip và ống dẫn đồng phẳng.....................................47
Hình 2.0.35:Bóng bán dẫn lưỡng cực pnp dọc..............................................................48
Hình 2.0.36: Cấu trúc và vận hành bộ nhớ Flash..........................................................48
Hình 2.0.37: Sai phạm quy tắc ăng-ten và cách sửa......................................................50
Hình 2.0.1: Mặt cắt khi sản xuất lớp khuếch tán p, tiếp điểm và lớp kim loại..............53
Hình 2.0.2: Bố cục cổng đảo.........................................................................................52
Hình 2.0.3: Độ rộng các đường định tuyến...................................................................53
Hình 2.0.4: Khoảng cách giữa nMOS và pMOS...........................................................53
Hình 3.0.1: Mô tả trễ lan truyền....................................................................................54
Hình 3.0.2: Trễ liên kết giữa hai cổng...........................................................................56
Hình 3.0.3: Mô hình trễ RC trên pMOS........................................................................59
Hình 3.0.4: Ví dụ về nỗ lục logic trên các cổng cơ bản................................................62
Hình 3.0.5: Bubble pushing với luật DeMorgan's.........................................................66
Hình 3.0.6: Hàm logic sử dụng cổng AOI22................................................................66
Hình 3.0.7: Phương pháp nỗ lực logic và trễ kí sinh của các cổng AOI........................66
Hình 3.0.8:Bộ đệm có thể đặt lại được tối ưu hóa cho dữ liệu đầu vào.........................68
Hình 3.0.9: So sánh (a) CMOS tĩnh, (b) pseudo-nMOS và (c) bộ đảo động.................70
Hình 3.0.10: Precharge và evaluation của các cổng động.............................................70
Hình 3.0.11: Bộ đảo động được khởi động...................................................................70
Hình 3.0.12: Cổng động Footed và Unfooted...............................................................70
Hình 3.0.13: Danh mục các cổng động.........................................................................71
Hình 3.0.14: Vấn đề đơn điệu.......................................................................................72
Hình 3.0.15: Kết nối không chính xác của cổng động..................................................72
Hình 3.0.16: Giảm điện áp ngưỡng kích thông bóng bán dẫn.......................................73
Hình 3.0.17: Hạn chế tỷ lệ trên chốt tĩnh với đầu vào khuếch tán.................................74
Hình 3.0.18: Chia điện tích trên bóng bán dẫn vượt qua cổng động.............................75
Hình 3.0.19: Nguồn cung cấp IR giảm..........................................................................76
Hình 3.0.20: Nhiễu trên đầu vào khuếch tán của chốt...................................................77
Hình 3.0.21: Đường dẫn điện tích vào/ra thân nổi của bóng bán dẫn............................78
Hình 3.0.22: Bóng bán dẫn lưỡng cực ký sinh trong PD SOI.......................................80
Hình 3.0.23: Bộ đảo DC chuyển đặc tính ở điện áp thấp..............................................83
Hình 4.0.1: Phương pháp giải trình tự tĩnh...................................................................69
Hình 4.0.2: Flip-Flop được xem như cặp chốt liên kết..................................................70
Hình 4.0.3: Giản đồ thời gian........................................................................................71
Hình 4.0.4: Hạn chế độ trễ tối đa chốt hai pha..............................................................73
Hình 4.0.5: Hạn chế độ trễ tối đa của Flip-flop.............................................................73
Hình 4.0.6: Ràng buộc độ trễ tối đa của chốt xung.......................................................74
Hình 4.0.7: Hạn chế độ trễ tối thiểu của chốt Flip-flop.................................................76
Hình 4.0.8: Ràng buộc độ trễ tối thiểu của chốt xung...................................................77
Hình 4.0.9: Thời gian chờ.............................................................................................78
Hình 4.0.10: Thời gian chờ tối đa.................................................................................78
Hình 4.0.11: Các bộ chốt..............................................................................................81
Hình 4.0.12:Bộ chốt CMOS..........................................................................................83
Hình 4.0.13:Flip-Flops..................................................................................................83
Hình 4.0.14: Cổng truyền và NORA flip-flops.............................................................84
Hình 4.0.15:Flip-flop với hai pha clock không chồng chéo..........................................85
Hình 4.0.16: Tạo xung..................................................................................................86
Hình 4.0.17: Chốt xung Partovi....................................................................................87
Hình 4.0.18: Bộ chốt và flip-flops có thể khởi động lại................................................88
Hình 4.0.19: Flip-flop với cài đặt và khởi động lại không đồng bộ..............................88
Hình 4.0.20: Kích hoạt bộ chốt và flip-flops.................................................................89
Hình 4.0.21: Kết hợp cổng logic và bộ chốt..................................................................90
Hình 4.0.22: Các flip-flops khác nhau..........................................................................91
Hình 4.0.23: DET Flip Flop..........................................................................................92
Hình 4.0.24: Flip-Flop DET xung ngầm.......................................................................93
Hình 4.0.25: Clocked deracer.......................................................................................94
Hình 4.0.26: Latch placement và time borrowing.........................................................95
Hình 4.0.27: Độ trễ của Flip-flop so với thời gian đến của dữ liệu...............................96
Hình 4.0.28: Thời gian thiết lập và giữ flip-flop...........................................................97
Hình 4.0.29: Độ trễ chốt so với thời gian đến dữ liệu...................................................98
Hình 4.0.30: Sự đánh đổi thời gian trễ........................................................................100
Hình 4.0.31: Balloon mạch để duy trì trạng thái.........................................................101
Hình 4.0.32: Flip-Flop và Latch chuyển đổi mức.......................................................102
Hình 4.0.33:Các phần tử trình tự thích ứng.................................................................103
Hình 4.0.34: Trạng thái linh động trong bộ chốt tĩnh..................................................106
Hình 4.0.35: Bộ đồng bộ đơn......................................................................................107
Hình 4.0.36: Giao tiếp giữa các hệ thống không đồng bộ...........................................108
Hình 4.0.37: Giao thức bắt tay bốn pha và hai pha.....................................................108
Hình 4.0.38: Thiết kế bộ đồng bộ hóa không hợp lệ...................................................110
Hình 4.0.39: Mạch bắt tay hai pha với bộ đồng bộ hóa...............................................110
Hình 5.0.1: 6T SRAM cell..........................................................................................107
Hình 5.0.2: Bộ giải mã................................................................................................108
Hình 5.0.3: Sơ đồ hình que của bộ giải mã 2 bit.........................................................109
Hình 5.0.4: Các bóng bán dẫn trong điều khiển wordline...........................................110
Hình 5.0.5: Vận hành đọc cell SRAM 6T...................................................................111
Hình 5.0.6: Đọc SRAM cột.........................................................................................111
Hình 5.0.7:Đọc 1T DRAM Cell..................................................................................112
Hình 5.0.8: Tụ điện.....................................................................................................113
Hình 5.0.9: Biểu đồ của ROM....................................................................................113
Hình 5.0.10: Bố cục mảng ROM................................................................................114
Hình 5.0.11: Bố cục bộ giải mã hàng..........................................................................114
Hình 5.0.12: Mặt cắt ngang của bóng bán dẫn nMOS cổng nổi..................................116
Hình 5.0.13: Pseudo-nMOS ROM..............................................................................117
Hình 5.0.14: Bố cục mảng NAND ROM....................................................................117
Hình 5.0.15: Pseudo-nMOS NAND ROM..................................................................117
Hình 5.0.16: NAND Flash..........................................................................................118
Hình 5.0.17: Xóa và ghi..............................................................................................119
Hình 5.0.18: 64Gb NAND Flash.................................................................................120
Hình 5.0.19: Thanh ghi dịch.......................................................................................121
Hình 5.0.20: Khai thác dòng trễ..................................................................................122
Hình 5.0.21: Bộ nhớ nối tiếp/song song......................................................................122
Hình 5.0.22:Hàng đợi.................................................................................................123
Hình 6.0.1:Bộ cộng nửa và bộ cộng đầy đủ................................................................124
Hình 6.0.2: Bộ cộng đầy đủ........................................................................................126
Hình 6.0.3:Bộ cộng nửa..............................................................................................126
Hình 6.0.4: Bộ cộng đầy đủ cho carry-ripple..............................................................127
Hình 6.0.5: Bộ trừ.......................................................................................................128
Hình 6.0.6: Bộ nhân cộng đầu vào..............................................................................129
Hình 6.0.7: Bộ so sánh không dấu..............................................................................130
Hình 6.0.8: Bộ đếm carry-ripple không đồng bộ.........................................................131
Hình 6.0.9: Bộ đếm đồng bộ down/up, reset,load, en.................................................131
Hình 6.0.10: Bộ đếm đồng bộ.....................................................................................131
Hình 6.0.11: Nhân từng phần......................................................................................133
Hình 6.0.12: Bộ nhân mảng........................................................................................134
Hình 6.0.13: Bộ nhân mảng hình chữ nhật..................................................................135
Hình 6.14: Bộ đếm đồng bộ (a) và bộ đếm vòng Johnson (b).....................................135
Hình 6.15: Thanh ghi LFSR ba bit..............................................................................136
Hình 6.16: Thanh ghi LFSR 8 bit................................................................................137
Hình 0.17: Sơ đồ thanh ghi dịch phễu.........................................................................139
Hình 0.18: Sơ đồ thanh ghi dịch phễu.........................................................................139
Hình 6.19: Bộ chuyển số thùng: (a) xoay phải, (b) xoay trái hoặc phải, (c) xoay và dịch
chuyển.........................................................................................................................139
Hình 6.20: Mặt nạ logic dịch thùng............................................................................140
Hình 6.21: Dịch thùng logic........................................................................................140 Danh mục bảng
Bảng 1.0.1:Bảng logic cổng NOT.................................................................................32
Bảng 10.2: Bảng logic cổng NAND.............................................................................33
Bảng 1.0.3: Bảng logic cổng NOR................................................................................34
Bảng 1.0.4: Bảng trạng thái của cổng Tristates.............................................................36
Bảng 1.0.5: Bảng logic bộ ghép kênh 2:1.....................................................................37
Bảng 4.0.1: Ký hiệu phần tử thời gian..........................................................................71
Bảng 6.0.1: Bảng logic của bộ cộng nửa.....................................................................124
Bảng 6.0.2: Bảng logic của bộ cộng đầy đủ................................................................125
Bảng 6.0.3: Bảng so sánh............................................................................................131
Bảng 6.0.4: Chuỗi LFSR.............................................................................................136
Bảng 6.5: Bộ phát thanh ghi dịch phễu.......................................................................138 Lời nói đầu
Ngày nay, lĩnh vực thiết kế điện tử đang có những bước tiến vượt bậc nhờ sự phát
triển của các công nghệ nguồn. Tuy vậy, ở Việt Nam, việc trang bị các kiến thức và kỹ
năng cơ bản của lĩnh vực này trong các chương trình đạo tạo cử nhân và kỹ sư chưa được
quan tâm đúng mức. Nhằm tạo điều kiện thuận lợi cho việc học tập và nghiên cứu của
sinh viên chuyên ngành Điện-Điện tử của Học viện Công nghệ Bưu chính Viễn thông,
chúng tôi tiến hành biên soạn Bài giảng Thiết kế hệ thống VLSI. Mục đích của tập bài
giảng là giới thiệu với các sinh viên chuyên ngành Điện - Điện tử một cách chung nhất
các kỹ thuật, các phương pháp tiếp cận tiên tiến trong thiết kế, sản xuất các chíp điện tử
có mật độ tích hợp cao và rất cao. Từ đó, sinh viên có cơ hội làm quen và hiểu biết những
kiến thức, kỹ năng cơ bản trong lĩnh vực thiết kế điện tử.
Nội dung của cuốn bài giảng chia làm 6 chương: Chương
1: Tổng quan về thiết kế hệ thống VLSI
Chương 2: Lý thuyết transistor và công nghệ CMOS Chương 3: Thiết kế mạch tổ
hợp Chương 4: Thiết kế mạch tuần tự Chương 5: Thiết kế bộ nhớ Chương 6:
Phân hệ xử lý dữ liệu
Tất cả 6 chương do giảng viên Trương Cao Dũng biên soạn. Nội dung bài giảng
chủ yếu được biên soạn từ các tài liệu uy tín trong lĩnh vực thiết kế điện tử và công nghệ
điện tử. Trong lần biên soạn thứ hai này, cuốn bài giảng được hoàn thiện với những đúc
rút kinh nghiệm giảng dạy qua một số học kỳ tại Học viện, với sự góp ý và xây dựng của
đồng nghiệp cùng với những chia sẻ từ các chuyên gia trong lĩnh vực thiết kế mạch tích
hợp. Mặc dù với sự nỗ lực cố gắng hết sức của nhóm tác giả cùng với sự hỗ trợ từ và chỉ
đạo từ lãnh đạo Khoa Kỹ thuật Điện tử và Học viện, cuốn bài giảng chắc chắn sẽ vẫn còn
những điểm cần chỉnh sửa. Nhóm tác giả luôn mong muốn được những đóng góp và ý
kiến từ các sinh viên, những nhà khoa học cũng như các chuyên gia trong lĩnh vực để
cuốn bài giảng ngày càng hoàn thiện hơn.
Mọi góp ý gửi về địa chỉ: Khoa Kỹ thuật Điện tử 1, tầng 9 nhà A2, Học viện Công
nghệ Bưu chính Viễn thông, Km10 Đường Nguyễn Trãi.
Hà Nội, ngày 20 tháng 11 năm 2024
Nhóm biên soạn
Tổng quan về thiết kế hệ thống VLSI 1.1
Vai trò của VLSI và lịch sử phát triển
Năm 1958, Jack Kilby đã chế tạo mạch flip-flop tích hợp đầu tiên với hai transistor
tại công ty Texas Instruments. Năm 2008, bộ vi xử lí Intel Itanium chứa hơn 2 tỷ transistor
và bộ nhớ Flash 16GB chứa hơn 4 tỷ transistor. Điều này tương ứng với tỉ lệ tăng trưởng
kép hàng năm là 53% trong vòng 50 năm. Không có công nghệ nào khác trong lịch sử
duy trì một tốc độ tăng trưởng cao trong thời gian lâu như vậy.
Sự tăng trưởng đáng kinh ngạc này đến từ việc thu nhỏ kích thước các transistor và
cải tiến quy trình sản xuất. Hầu hết các lĩnh vực kỹ thuật khác liên quan đến sự cân bằng
giữa hiệu suất, sức mạnh, và giá cả đều khó có thể đạt được sự tối ưu cho cả ba yếu tố
này. Tuy nhiên, khi các transistor trở lên nhỏ hơn, chúng cũng trở lên nhanh hơn, tiêu hao
ít điện năng ít hơn và sản xuất rẻ hơn. Sức mạnh tổng hợp này không chỉ tạo ra một cuộc
cách mạng trong lĩnh vực điện tử mà còn xã hội nói chung.
Hiệu suất xử lý từng dành riêng cho các siêu máy tính bí mật của các chính phủ, đặc
biệt chính phủ Mỹ hiện đã có sẵn trong điện thoại di động. Bộ nhớ từng cần cho toàn bộ
hệ thống kế toán của các công ty hiện nay nằm gọn trong chiếc iPod. Cải tiến trong các
mạch tích hợp đã cho phép khám phá không gian, làm cho ô tô an toàn hơn và hiệu quả
hơn, cách mạng hóa bản chất của chiến tranh, mang lại nhiều kiến thức của nhân loại
thông qua trình duyệt Web và làm cho thế giới trở thành một nơi phẳng hơn.
Hình 1.0.1:Sự tăng trưởng của linh kiện bán dẫn
Hình 1.1 cho thấy sự tăng trưởng số lượng linh kiện bán dẫn dựa trên mỗi đơn hàng
bán dẫn từ năm 1978. Mạch tích hợp trở thành ngành kinh doanh 100 tỷ USD/năm vào
năm 1987. Năm 2007, ngành công nghiệp sản xuất transistor đã sản xuất 6 tỷ tỷ transistor
(6x1018), tương đương 1 tỷ transistor cho mỗi người trên hành tinh. Hàng ngàn kỹ sư đã
thành công trong lĩnh vực này. Trong nửa đầu thế kỉ 20, các mạch điện tử được sử dụng
có kích thước lớn, đắt tiền, ống chân không tiêu hao nhiều điện năng và không ổn định.
Năm 1947, John Bardeen và Walter
Brattain đã chết tạo transistor tiếp xúc điểm hoạt động đầu tiên tại phòng thí nghiệm Bell
nổi tiếng thế giới (Bell Labs) như được thể hiện trên hình 1.2.
Mười năm sau, Jack Kilby tại Texas
Instruments nhận ra tiềm năng thu nhỏ nếu
nhiều transistor có thể được chế tạo trên một
Hình 1.0.2:Transistor đầu tiên
miếng silic. Kilby đã nhận giải Nobel trong
Vật lý năm 2000 vì phát minh ra mạch tích hợp.
Các transistor có thể được xem như là công tắc điều khiển bằng điện với một cổng
điều khiển và hai cổng khác được kết nối hoặc ngắt kết nối tùy thuộc vào điện áp hoặc
dòng điện áp dụng cho điều khiển. Ngay sau khi phát minh ra transistor tiếp xúc tiếp điểm,
Bell Labs đã phát triển ra transistor mối nối lưỡng cực. Transistor lưỡng cực đáng tin cậy
hơn, ít nhiễu hơn và tiết kiệm năng lượng hơn. Các mạch tích hợp ban đầu chủ yếu sử
dụng transistor lưỡng cực. Các transistor lưỡng cực yêu cầu một dòng điện nhỏ vào cổng
điều khiển (base) để kích phát một dòng điện lớn hơn giữa hai cổng điều khiển khác
(emitter và collector). Các dòng điện cơ bản không tiêu hao điện năng khi không chuyển
mạch. Những năm 1960, transistor hiệu ứng trường (MOSFETs) bắt đầu đi vào hoạt dộng
sản xuất. MOSFET cung cấp lợi thế mà chúng hầu như không có quyền kiểm soát khi
không hoạt động. Chúng có hai loại: nMOS và pMOS, sử dụng bán dẫn n và bán dẫn p
tương ứng. Ý tưởng về transistor hiệu ứng trường có từ thời người Đức nhà khoa học
Julius Lilienfield vào năm 1925 và một cấu trúc gần giống với MOSFET đã được đề xuất
vào năm 1935 bởi Osker Heil, nhưng các vấn đề về vật liệu đã làm cản trở những nỗ lực
ban đầu để chế tạo ra các thiết bị hoạt động. Năm 1963 Frank Wanlass tại Fairchild đã mô
tả các cổng logic đầu tiên sử dụng MOSFETs. Cổng Fairchild sử dụng cả transistor nMOS
và pMOS, có tên gọi là Complementary Metal Oxide Semiconductor hoặc CMOS. Các
mạch sử dụng transistor rời rạc nhưng chỉ tiêu thụ điện năng mức nano watts. Với sự phát
triển của tiến trình phẳng (Planar process), MOS được tích hợp các mạch trở nên hấp dẫn
với chi phí thấp vì mỗi transistor chiếm ít diện tích hơn và quá trình chế tạo đơn giản hơn.
Các quy trình thương mại ban đầu chỉ được sử dụng transistor pMOS và có hiệu suất,
năng suất và độ tin cậy kém. Quy trình sử dụng transistor nMOS đã trở nên phổ biến vào