Tổng hợp bài giảng môn Kỹ thuật số theo từng chương | Học viện Công nghệ Bưu chính Viễn thông
Tổng hợp bài giảng môn Kỹ thuật số theo từng chương của Học viện Công nghệ Bưu chính Viễn thông với những kiến thức và thông tin bổ ích giúp sinh viên tham khảo, ôn luyện và phục vụ nhu cầu học tập của mình cụ thể là có định hướng ôn tập, nắm vững kiến thức môn học và làm bài tốt trong những bài kiểm tra, bài tiểu luận, bài tập kết thúc học phần, từ đó học tập tốt và có kết quả cao cũng như có thể vận dụng tốt những kiến thức mình đã học vào thực tiễn cuộc sống. Mời bạn đọc đón xem!
Môn: Kỹ thuật Số (KTS203)
Trường: Học viện Công Nghệ Bưu Chính Viễn Thông
Thông tin:
Tác giả:
Tài liệu liên quan:
Preview text:
lOMoARcPSD| 36067889 Mục lục
CHƯƠNG 1. HỆ ĐẾM GIỚI THIỆU
Khi nói ến số ếm, ngƣời ta thƣờng nghĩ ngay ến hệ thập phân với 10 con số ƣợc ký hiệu từ
0 ến 9. Máy tính hiện ại không sử dụng số thập phân, thay vào ó là số nhị phân với hai ký hiệu là 0
và 1. Khi biểu diễn các số nhị phân rất lớn, ngƣời ta thay nó bằng các số bát phân (Octal) và thập lục phân (HexaDecimal).
Đếm số lƣợng của các ại lƣợng là một nhu cầu của lao ộng, sản xuất. Ngừng một quá trình
ếm, ta ƣợc một biểu diễn số. Các phƣơng pháp ếm và biểu diễn số ƣợc gọi là hệ ếm. Hệ ếm không
chỉ ƣợc dùng ể biểu diễn số mà còn là công cụ xử lý.
Có rất nhiều hệ ếm, chẳng hạn nhƣ hệ La Mã, La Tinh ... Hệ ếm vừa có tính a dạng vừa có
tính ồng nhất và phổ biến. Mỗi hệ ếm có ƣu iểm riêng của nó nên trong kĩ thuật số sẽ sử dụng một
số hệ ể bổ khuyết cho nhau.
Trong chƣơng này không chỉ trình bày các hệ thập phân, hệ nhị phân, hệ bát phân, hệ thập
lục phân và còn nghiên cứu cách chuyển ổi giữa các hệ ếm. Chƣơng này cũng ề cập ến số nhị phân
có dấu và khái niệm về dấu phẩy ộng. NỘI DUNG
1.1. BIỂU DIỄN SỐ
Nguyên tắc chung của biểu diễn là dùng một số hữu hạn các ký hiệu ghép với nhau theo qui
ƣớc về vị trí. Các ký hiệu này thƣờng ƣợc gọi là chữ số. Do ó, ngƣời ta còn gọi hệ ếm là hệ thống
số. Số ký hiệu ƣợc dùng là cơ số của hệ. Giá trị biểu diễn của các chữ khác nhau ƣợc phân biệt
thông qua trọng số của hệ. Trọng số của một hệ ếm bất kỳ sẽ bằng ri, với i là một số nguyên dƣơng hoặc âm.
Bảng 1.1 là liệt kê tên gọi, số ký hiệu và cơ số của một vài hệ ếm thông dụng. Tên hệ ếm Số ký hiệu Cơ số (r) Hệ nhị phân (Binary) 0, 1 2 Hệ bát phân (Octal) 0, 1, 2, 3, 4, 5, 6, 7 8 Hệ thập phân (Decimal) 0, 1, 2, 3, 4, 5, 6, 7, 8, 9 10
Hệ thập lục phân (Hexadecimal) 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F 16 Bảng 1.1
Ngƣời ta cũng có thể gọi hệ ếm theo cơ số của chúng. Ví dụ: Hệ nhị phân = Hệ cơ số 2, Hệ
thập phân = Hệ cơ số 10...
Dƣới ây, ta sẽ trình bày tóm tắt một số hệ ếm thông dụng. lOMoARcPSD| 36067889 Mục lục
1.1.1 Hệ thập phân
Các ký hiệu của hệ nhƣ ã nêu ở bảng 1.1. Khi ghép các ký hiệu với nhau ta sẽ ƣợc một biểu
diễn. Ví dụ: 1265,34 là biểu diễn số trong hệ thập phân:
1265.34 1 1032 102 6 1015 100 3 10 1 4 10 2
Trong các phân tích trên, 10n là trọng số của hệ; các hệ số nhân chính là ký hiệu của hệ.
Nhƣ vậy, giá trị biểu diễn của một số trong hệ thập phân sẽ bằng tổng các tích của ký hiệu (có
trong biểu diễn) với trọng số tương ứng. Một cách tổng quát: N 10 dn 1 10n 1 ...d1 101 d0 100 d 1 10 1 ... d m 10 m m i di 10 n 1
trong ó, N10 : biểu diễn bất kì theo hệ 10, d : các
hệ số nhân (ký hiệu bất kì của hệ), n : số
chữ số ở phần nguyên, m: số chữ số ở phần phân số.
Ƣu iểm của hệ thập phân là tính truyền thống ối với con ngƣời. Đây là hệ mà con ngƣời dễ
nhận biết nhất. Ngoài ra, nhờ có nhiều ký hiệu nên khả năng biểu diễn của hệ rất lớn, cách biểu diễn
gọn, tốn ít thời gian viết và ọc.
Nhƣợc iểm chính của hệ là do có nhiều ký hiệu nên việc thể hiện bằng thiết bị kỹ thuật sẽ khó khăn và phức tạp.
Biểu diễn số tổng quát:
Với cơ số bất kì r và d bằng hệ số a tuỳ ý ta sẽ có công thức biểu diễn số chung cho tất cả các hệ ếm: N an 1 rn 1 ... a1 r1 a0 r0 a 1 r 1 ... a m r m m i ai r n 1
Trong một số trƣờng hợp, ta phải thêm chỉ số ể tránh nhầm lẫn giữa biểu diễn của các hệ. Ví
dụ: 3610, 36 , 368 16. lOMoARcPSD| 36067889 Mục lục 1.1.2 Hệ nhị phân
1.1.2.1. Tổ chức hệ nhị phân
Hệ nhị phân (Binary number system) còn gọi là hệ cơ số hai, gồm chỉ hai ký hiệu 0 và 1, cơ
số của hệ là 2, trọng số của hệ là 2n. Cách ếm trong hệ nhị phân cũng tƣơng tự nhƣ hệ thập phân.
Khởi ầu từ giá trị 0, sau ó ta cộng liên tiếp thêm 1 vào kết quả ếm lần trƣớc. Nguyên tắc cộng nhị
phân là : 0 + 0 = 0, 1 + 0 = 1, 1 + 1 = 10 (102 = 210).
Trong hệ nhị phân, mỗi chữ số chỉ lấy 2 giá trị hoặc 0 hoặc 1 và ƣợc gọi tắt là "bit". Nhƣ
vậy, bit là số nhị phân 1 chữ số. Số bit tạo thành ộ dài biểu diễn của một số nhị phân. Một số nhị
phân có ộ dài 8 bit ƣợc gọi 1 byte. Số nhị phân hai byte gọi là một từ (word). Bit tận cùng bên phải
gọi là bit bé nhất (LSB – Least Significant Bit) và bit tận cùng bên trái gọi là bit lớn nhất (MSB - Most Significant Bit).
Biểu diễn nhị phân dạng tổng quát :
N2 bn 1 n 2 b....b b .b1 0 1b 2....b m
Trong ó, b là hệ số nhân của hệ. Các chỉ số của hệ số ồng thời cũng bằng lũy thừa của trọng
số tƣơng ứng. Ví dụ : 1 1 0. 0 0 số nhị phân phân số 22 21 20 2 1
2 2 trọng số tƣơng ứng.
Các giá trị 210 = 1024 ƣợc gọi là 1Kbit, 220 = 1048576 - Mêga Bit ...
Ta có dạng tổng quát của biểu diễn nhị phân nhƣ sau: N 2 bn 1 2n 1 ... b1 21 b0 20 b 1 2 1 ... b m 2 m i m bi 2 n 1
Trong ó, b là hệ số nhân lấy các giá trị 0 hoặc 1.
1.1.2.2. Các phép tính trong hệ nhị phân a. Phép cộng
Qui tắc cộng hai số nhị phân 1 bit ã nêu ở trên. b. Phép trừ
Qui tắc trừ hai bit nhị phân cho nhau nhƣ sau :
0 - 0 = 0 ; 1 - 1 = 0 ; 1 - 0 = 1 ; 10 - 1 = 1 (mƣợn 1)
Khi trừ nhiều bit nhị phân, nếu cần thiết ta mƣợn bit kế tiếp có trọng số cao hơn. Lần trừ kế
tiếp lại phải trừ thêm 1. c. Phép nhân
Qui tắc nhân hai bit nhị phân nhƣ sau: lOMoARcPSD| 36067889 Mục lục
0 x 0 = 0 , 0 x 1 = 0 , 1 x 0 = 0 , 1 x 1 = 1
Phép nhân hai số nhị phân cũng ƣợc thực hiện giống nhƣ trong hệ thập phân.
Chú ý : Phép nhân có thể thay bằng phép dịch và cộng liên tiếp. d. Phép chia
Phép chia nhị phân cũng tƣơng tự nhƣ phép chia hai số thập phân.
Ưu iểm chính của hệ nhị phân là chỉ có hai ký hiệu nên rất dễ thể hiện bằng các thiết bị cơ,
iện. Các máy vi tính và các hệ thống số ều dựa trên cơ sở hoạt ộng nhị phân (2 trạng thái). Do ó, hệ
nhị phân ƣợc xem là ngôn ngữ của các mạch logic, các thiết bị tính toán hiện ại - ngôn ngữ máy.
Nhược iểm của hệ là biểu diễn dài, mất nhiều thời gian viết, ọc.
1.1.3 Hệ bát phân và thập lục phân
1.1.3.1 Hệ bát phân
1. Tổ chức của hệ : Nhằm khắc phục nhƣợc iểm của hệ nhị phân, ngƣời ta thiết lập các hệ
ếm có nhiều ký hiệu hơn, nhƣng lại có quan hệ chuyển ổi ƣợc với hệ nhị phân. Một trong số ó là
hệ bát phân (hay hệ Octal, hệ cơ số 8).
Hệ này gồm 8 ký hiệu : 0, 1, 2, 3, 4, 5, 6 và 7. Cơ số của hệ là 8. Việc lựa chọn cơ số 8 là xuất
phát từ chỗ 8 = 23. Do ó, mỗi chữ số bát phân có thể thay thế cho 3 bit nhị phân.
Dạng biểu diễn tổng quát của hệ bát phân nhƣ sau: N 8 On 1 8n 1 ... O0 80 O 1 8 1 ... O m 8 m m Oi i 8 n 1
Lƣu ý rằng, hệ thập phân cũng ếm tƣơng tự và có giải rộng hơn hệ bát phân, nhƣng không
thể tìm ƣợc quan hệ 10 2n (với n nguyên). 2. Các phép tính trong hệ bát phân
a. Phép cộng
Phép cộng trong hệ bát phân ƣợc thực hiện tƣơng tự nhƣ trong hệ thập phân. Tuy nhiên, khi
kết quả của việc cộng hai hoặc nhiều chữ số cùng trọng số lớn hơn hoặc bằng 8 phải nhớ lên chữ số
có trọng số lớn hơn kế tiếp. b. Phép trừ
Phép trừ cũng ƣợc tiến hành nhƣ trong hệ thâp phân. Chú ý rằng khi mƣợn 1 ở chữ số có
trọng số lớn hơn thì chỉ cần cộng thêm 8 chứ không phải cộng thêm 10.
Các phép tính trong hệ bát phân ít ƣợc sử dụng. Do ó, phép nhân và phép chia dành lại nhƣ
một bài tập cho ngƣời học.
1.1.3.2 Hệ thập lục phân lOMoARcPSD| 36067889 Mục lục
1.Tổ chức của hệ
Hệ thập lục phân (hay hệ Hexadecimal, hệ cơ số 16). Hệ gồm 16 ký hiệu là 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F.
Trong ó, A = 1010 , B = 1110 , C = 1210 , D = 1310 , E = 1410 , F = 1510 .
Cơ số của hệ là 16, xuất phát từ yếu tố 16 = 24. Vậy, ta có thể dùng một từ nhị phân 4 bit (từ
0000 ến 1111) ể biểu thị các ký hiệu thập lục phân. Dạng biểu diễn tổng quát: N 16 Hn 1 16n 1 .... H0 160 H 1 16 1 .... H m 16 m m i Hi 16 n 1
2. Các phép tính trong hệ cơ số 16 a. Phép cộng
Khi tổng hai chỡ số lớn hơn 15, ta lấy tổng chia cho 16. Số dƣ ƣợc viết xuống chữ số tổng
và số thƣơng ƣợc nhớ lên chữ số kế tiếp. Nếu các chữ số là A, B, C, D, E, F thì trƣớc hết, ta phải
ổi chúng về giá trị thập phân tƣơng ứng rồi mới cộng. b. Phép trừ
Khi trừ một số bé hơn cho một số lớn hơn ta cũng mƣợn 1 ở cột kế tiếp bên trái, nghĩa là
cộng thêm 16 rồi mới trừ. c. Phép nhân
Muốn thực hiện phép nhân trong hệ 16 ta phải ổi các số trong mỗi thừa số về thập phân, nhân
hai số với nhau. Sau ó, ổi kết quả về hệ 16.
1.2. CHUYỂN ĐỔI CƠ SỐ GIỮA CÁC HỆ ĐẾM
1.2.1. Chuyển ổi từ hệ cơ số 10 sang các hệ khác
Để thực hiện việc ổi một số thập phân ầy ủ sang các hệ khác ta phải chia ra hai phần: phần nguyên và phân số.
Đối với phần nguyên: ta chia liên tiếp phần nguyên của số thập phân cho cơ số của hệ cần
chuyển ến, số dƣ sau mỗi lần chia viết ảo ngƣợc trật tự là kết quả cần tìm. Phép chia dừng lại khi
kết quả lần chia cuối cùng bằng 0.
Ví dụ: Đổi số 5710 sang số nhị phân. Bƣớc chia ƣợc dƣ 1 57/2 28 1 LSB 2 28/2 14 0 3 14/2 7 0 4 7/2 3 1 5 3/2 1 1 6 1/2 0 1 MSB lOMoARcPSD| 36067889 Mục lục
Viết ảo ngƣợc trật tự, ta có : 5710 = 1110012
Đối với phần phân số : ta nhân liên tiếp phần phân số của số thập phân với cơ số của hệ cần
chuyển ến, phần nguyên thu ƣợc sau mỗi lần nhân, viết tuần tự là kết quả cần tìm. Phép nhân dừng
lại khi phần phân số triệt tiêu.
Ví dụ: Đổi số 57,3437510 sang số nhị phân.
Phần nguyên ta vừa thực hiện ở ví dụ a), do ó chỉ cần ổi phần phân số 0,375. Bƣớc Nhân Kết quả Phần nguyên 1 0,375 x 2 0.75 0 2 0,75 x 2 1.5 1 3 0,5 x 2 1.0 1 4 0,0 x 2 0 0
Kết quả : 0,37510 = 0,01102
Sử dụng phần nguyên ã có ở ví dụ 1) ta có : 57,37510 = 111001.01102
1.2.2. Đổi một biểu diễn trong hệ bất kì sang hệ thập phân Muốn
thực hiện phép biến ổi, ta dùng công thức : N 10 an 1 rn 1 ....a0 r0 a 1 r 1 .... a m r m
Thực hiện lấy tổng vế phải sẽ có kết quả cần tìm. Trong biểu thức trên, ai và r là hệ số và cơ số hệ có biểu diễn.
1.2.3. Đổi các số từ hệ nhị phân sang hệ cơ số 8 và 16
Vì 8 = 23 và 16 = 24 nên ta chỉ cần dùng một số nhị phân 3 bit là ủ ghi 8 ký hiệu của hệ cơ số
8 và từ nhị phân 4 bit cho hệ cơ số 16.
Do ó, muốn ổi một số nhị phân sang hệ cơ số 8 và 16 ta chia số nhị phân cần ổi, kể từ dấu
phân số sang trái và phải thành từng nhóm 3 bit hoặc 4 bit. Sau ó thay các nhóm bit ã phân bằng ký
hiệu tƣơng ứng của hệ cần ổi tới. Ví dụ:
a. Đổi số 110111,01112 sang số hệ cơ số 8
Tính từ dấu phân số, ta chia số này thành các nhóm 3 bit nhƣ sau : 110 111 , 011 100 6 7 3 4
Kết quả: 110111,01112 = 67,348. ( Ta ã thêm 2 số 0 ể tiện biến ổi).
b. Đổi số nhị phân 111110110,011012 sang số hệ cơ số 16 Ta
phân nhóm và thay thế nhƣ sau : lOMoARcPSD| 36067889 Mục lục 0001 1111 0110 0110 1000 1 F 6 6 8
Kết quả: 111110110,011012 = 1F6,6816
1.3 SỐ NHỊ PHÂN CÓ DẤU
1.3.1 Biểu diễn số nhị phân có dấu
Có ba phƣơng pháp thể hiện số nhị phân có dấu sau ây. 1.
Sử dụng một bit dấu. Trong phƣơng pháp này ta dùng một bit phụ, ứng trƣớc các
bit trị số ể biểu diễn dấu, „0‟ chỉ dấu dƣơng (+), „1‟ chỉ dấu âm (-). 2.
Sử dụng phép bù 1. Giữ nguyên bit dấu và lấy bù 1 các bit trị số (bù 1 bằng ảo của
các bit cần ƣợc lấy bù).
3. Sử dụng phép bù 2
Là phƣơng pháp phổ biến nhất. Số dƣơng thể hiện bằng số nhị phân không bù (bit dấu bằng
0), còn số âm ƣợc biểu diễn qua bù 2 (bit dấu bằng 1). Bù 2 bằng bù 1 cộng 1.
Có thể biểu diễn số âm theo phƣơng pháp bù 2 xen kẽ: bắt ầu từ bit LSB, dịch về bên trái,
giữ nguyên các bit cho ến gặp bit 1 ầu tiên và lấy bù các bit còn lại. Bit dấu giữ nguyên.
1.3.2 Các phép cộng và trừ số nhị phân có dấu
Nhƣ ã nói ở trên, phép bù 1 và bù 2 thƣờng ƣợc áp dụng ể thực hiện các phép tính nhị phân với số có dấu.
1. Biểu diễn theo bit dấu
a. Phép cộng
Hai số cùng dấu: cộng hai phần trị số với nhau, còn dấu là dấu chung.
Hai số khác dấu và số âm có trị số nhỏ hơn: cộng trị số của số dƣơng với bù 1 của số âm.
Bit tràn ƣợc cộng thêm vào kết quả trung gian. Dấu là dấu dƣơng.
Hai số khác dấu và số âm có trị số lớn hơn: cộng trị số của số dƣơng với bù 1 của số âm.
Lấy bù 1 của tổng trung gian. Dấu là dấu âm.
b. Phép trừ. Nếu lƣu ý rằng, - (-) = + thì trình tự thực hiện phép trừ trong trƣờng hợp này cũng giống phép cộng.
2. Cộng và trừ các số theo biểu diễn bù 1
a. Cộng
Hai số dƣơng: cộng nhƣ cộng nhị phân thông thƣờng, kể cả bit dấu.
Hai số âm: biểu diễn chúng ở dạng bù 1 và cộng nhƣ cộng nhị phân, kể cả bit dấu. Bit tràn
cộng vào kết quả. Chú ý, kết quả ƣợc viết dƣới dạng bù 1.
Hai số khác dấu và số dƣơng lớn hơn: cộng số dƣơng với bù 1 của số âm. Bit tràn ƣợc cộng vào kết quả.
Hai số khác dấu và số âm lớn hơn: cộng số dƣơng với bù 1 của số âm. Kết quả không có bit tràn và ở dạng bù 1. lOMoARcPSD| 36067889 Mục lục
b. Trừ
Để thực hiện phép trừ, ta lấy bù 1 của số trừ, sau ó thực hiện các bƣớc nhƣ phép cộng.
3. Cộng và trừ nhị phân theo biểu diễn bù 2
a. Cộng
Hai số dƣơng: cộng nhƣ cộng nhị phân thông thƣờng. Kết quả là dƣơng.
Hai số âm: lấy bù 2 cả hai số hạng và cộng, kết quả ở dạng bù 2.
Hai số khác dấu và số dƣơng lớn hơn: lấy số dƣơng cộng với bù 2 của số âm. Kết quả bao
gồm cả bit dấu, bit tràn bỏ i.
Hai số khác dấu và số âm lớn hơn: số dƣơng ƣợc cộng với bù 2 của số âm, kết quả ở dạng
bù 2 của số dƣơng tƣơng ứng. Bit dấu là 1.
b. Phép trừ
Phép trừ hai số có dấu là các trƣờng hợp riêng của phép cộng. Ví dụ, khi lấy +9 trừ i +6 là
tƣơng ứng với +9 cộng với -6.
1.4. DẤU PHẨY ĐỘNG
1.4.1 Biểu diễn theo dấu phẩy ộng
Gồm hai phần: số mũ E (phần ặc tính) và phần ịnh trị M (trƣờng phân số). E có thể có ộ dài
từ 5 ến 20 bit, M từ 8 ến 200 bit phụ thuộc vào từng ứng dụng và ộ dài từ máy tính. Thông thƣờng
dùng 1 số bit ể biểu diễn E và các bit còn lại cho M với iều kiện: 1/2 M 1
E và M có thể ƣợc biểu diễn ở dạng bù 2. Giá trị của chúng ƣợc hiệu chỉnh ể ảm bảo mối
quan hệ trên, ây ƣợc gọi là chuẩn hóa.
1.4.2 Các phép tính với biểu diễn dấu phẩy ộng
Giống nhƣ các phép tính của hàm mũ. Giả sử có hai số theo dấu phẩy ộng ã chuẩn hóa: X 2Ex Mx và Y 2Ey My thì: Tích: Z X.Y 2E Ex y M .Mxy 2EZ Mz
Thƣơng: W X/Y 2E Ex y M /Mx y 2Ew Mw
Muốn lấy tổng và hiệu, cần ƣa các số hạng về cùng số mũ, sau ó số mũ của tổng và hiệu sẽ
lấy số mũ chung, còn ịnh trị của tổng và hiệu sẽ bằng tổng và hiệu các ịnh trị. TÓM TẮT
Trong chƣơng này chúng ta giới thiệu về một số hệ ếm thƣờng ƣợc sử dụng trong hệ thống
số: hệ nhị phân, hệ bát phân, hệ thập lục phân. Và phƣơng pháp chuyển ổi giữa các hệ ếm ó.
Ngoài ra còn giới thiệu các phép tính số học trong các hệ ó. lOMoARcPSD| 36067889 Mục lục CÂU HỎI ÔN TẬP
1. Đổi số thập phân sau ra số nhị phân: 3579 a. 1101 1111 1011 b. 1101 1110 1101 c. 1111 1011 1100 d. 1000 1111 1110
2. Đổi số nhị phân sau sang dạng bát phân: 0101 1111 0100 1110 a. 57514 b. 57515 c. 57516 d. 57517
3. Thực hiện phép tính hai số thập lục phân sau: 132,4416 + 215,0216. a. 347,46 b. 357,46 c. 347,56 d. 357,67
4. Thực hiện phép cộng hai số có dấu sau theo phƣơng pháp bù 1: 0000 11012 + 1000 10112 a. 0000 0101 b. 0000 0100 c. 0000 0011 d. 0000 0010
5. Thực hiện phép cộng hai số có dấu sau theo phƣơng pháp bù 2: 0000 11012 – 1001 10002 a. 1000 1110 b. 1000 1011 c. 1000 1100 d. 1000 1110
6. Hai byte có bao nhiêu bit? a. 16 b. 8 c. 32 lOMoARcPSD| 36067889 Mục lục d. 64
ĐÁP ÁN 1 .................................................................................................... Error! Bookmark not defined.
2 ............................................................................................................................................................. 27
3 ............................................................................................................................................................. 29 4. a 5. d 6. a lOMoARcPSD| 36067889 Mục lục
CHƢƠNG 2. ĐẠI SỐ BOOLE VÀ CÁC PHƢƠNG PHÁP BIỂU DIỄN HÀM GIỚI THIỆU CHUNG
Một hành ộng, một kết luận úng hay sai, một chuyển ộng nhanh hay chậm, các hiện tƣợng
tự nhiên, xã hội và cả những ý nghĩ của chúng ta òi hỏi câu trả lời có hai trạng thái nhƣ trên. Logic
hai trạng thái ã có ảnh hƣởng sâu sắc và Aristote ã ề ra phƣơng pháp chuẩn xác ể ạt chân lý. Sau
này, logic ã thu hút sự chú ý của các nhà toán học. Augustus De Morgan là ngƣời ã tìm ra mối liên
hệ chặt chẽ giữa logic và toán học, nhƣng nhà toán học ngƣời Anh George Boole (1815 - 1864) ã
phát minh ra loại ại số mới, thay thế phƣơng pháp của Aristote. Các bài toán ƣợc phát biểu dƣới
dạng mệnh ề " Nếu... thì...". Mệnh ề biểu diễn một mối quan hệ logic giữa các ại lƣợng hay còn
gọi là quan hệ nhân quả. Mối quan hệ nhân quả chỉ tồn tại hai trạng thái úng và sai. Boole ã gắn hệ
nhị phân cho các trạng thái trên, trong ó " úng = 1" và "sai = 0". Môn ại số này, do ó, ƣợc gọi là ại
số Boole hay ại số logic.
84 năm sau, ại số Boole ã ƣợc Shannon phát triển thành lý thuyết chuyển mạch. Nhờ các
công trình của Shannon, về sau này, các nhà kỹ thuật ã dùng ại số Boole ể phân tích và thiết kế các
mạch vi tính. Trạng thái " úng", "sai" trong bài toán logic ƣợc thay thế bằng trạng thái " óng",
"ngắt" của một chuyển mạch. Mối quan hệ nhân quả trong bài toán logic ƣợc thay bởi mối quan
hệ giữa dòng iện trong mạch với trạng thái các CM gắn trên oạn mạch ấy. Mối quan hệ này sẽ ƣợc
thể hiện bằng một hàm toán học, có tên là hàm chuyển mạch. Khi ó, các trạng thái của chuyển
mạch : " óng" = 1 và "ngắt" = 0. Hình 2-1 mô tả iều vừa nói. Ở ây, trạng thái của chuyển mạch ƣợc
kí hiệu bằng chữ cái A.
Về thực chất, hàm chuyển mạch là một trƣờng hợp cụ thể của hàm logic. Do ó, ại
số Boole ứng với trƣờng hợp này cũng ƣợc gọi là ại số chuyển
mạch. Mặc dù vậy, trong một số tài liệu ngƣời ta vẫn thƣờng gọi CM
nó là ại số logic hay ại số Boole. ở
Ngày nay, ại số Boole không chỉ giới hạn trong lĩnh vực trạng
kĩ thuật chuyển mạch mà còn là công cụ phân tích và thiết kế các
mạch số, ặc biệt là lĩnh vực máy tính. Cấu kiện làm chuyển mạch thái
ƣợc thay bằng Diode, Transistor, các mạch tích hợp, băng từ... Ngắt:
Hoạt ộng của các cấu kiện này cũng ƣợc ặc trƣng bằng hai trạng
thái: thông hay tắt, dẫn iện hay không dẫn iện... Do ó, hai giá trị
hệ nhị phân vẫn ƣợc dùng ể mô tả trạng thái của chúng.
Đại số logic chỉ có 3 hàm cơ bản nhất, ó là hàm "Và", hàm CM ở
"Hoặc" và hàm "Đảo". Đặc iểm nổi bật của ại số logic là cả hàm trạng thái
lẫn biến chỉ lấy hai giá trị hoặc 1 hoặc 0. Đóng: A=1
Trong chƣơng này, ta sẽ ề cập ến các tiên ề, ịnh lý, các
cách biểu biễn hàm Boole và một số phƣơng pháp rút gọn hàm.
Ngoài ra, chƣơng này cũng xét các loại cổng logic và các tham số chính của chúng. lOMoARcPSD| 36067889 Mục lục 2.1 ĐẠI SỐ BOOLE
2.1.1. Các ịnh lý cơ bản: Tên gọi Dạng tích Dạng tổng TT Đồng X.1 = X X + 0 = X nhất Phần tử X.0 = 0 X + 1 = 1 0, 1 Bù X.X 0 X X 1 Bất X.X = X X + X = X biến Hấp thụ X + X.Y = X X.(X + Y) = X Phủ ịnh úp X X Định lý Z X.Y.Z... X DeMorgan X Y Y Z ... X.
Bảng 2.1. Một số ịnh lý thông dụng trong ại số chuyển mạch
2.1.2 Các ịnh luật cơ bản: + Hoán vị:X.Y Y.X, X Y Y X + Kết hợp: X. Y.Z X.Y .Z , X YZ X Y Z
+ Phân phối: X. Y Z X.Y X.Z , X Y . X Z X Y.Z
2.2 CÁC PHƢƠNG PHÁP BIỂU DIỄN HÀM BOOLE
Nhƣ ã nói ở trên, hàm logic ƣợc thể hiện bằng những biểu thức ại số nhƣ các môn toán học
khác. Đây là phƣơng pháp tổng quát nhất ể biểu diễn hàm logic. Ngoài ra, một số phƣơng pháp
khác cũng ƣợc dùng ể biểu diễn loại hàm này. Mỗi phƣơng pháp ều có ƣu iểm và ứng dụng riêng
của nó. Dƣới ây là nội dung của một số phƣơng pháp thông dụng. lOMoARcPSD| 36067889 Mục lục
2.2.1 Bảng trạng thái
Liệt kê giá trị (trạng thái) mỗi biến theo từng cột và giá trị hàm theo một cột riêng (thƣờng
là bên phải bảng). Bảng trạng thái còn ƣợc gọi là bảng sự thật hay bảng chân lý. 0 1 2
Đối với hàm n biến sẽ có 2n tổ hợp ộc lập. Các tổ hợp này ƣợc kí hiệu bằng chữ mi, với i = 0
ến 2n -1 (xem bảng 2-2) và có tên gọi là các hạng tích hay còn gọi là mintex.
Vì mỗi hạng tích có thể lấy 2 giá trị là 0 hoặc 1, nên nếu có n biến thì số hàm mà bảng
trạng thái có thể thiết lập ƣợc sẽ là: N 22n
2.2.2 Phƣơng pháp bảng Các nô (Karnaugh)
Tổ chức của bảng Các nô: Các tổ hợp biến ƣợc viết theo một dòng (thƣờng là phía trên) và
một cột (thƣờng là bên trái). Nhƣ vậy, một hàm logic có n biến sẽ có 2n ô. Mỗi ô thể hiện một hạng
tích hay một hạng tổng, các hạng tích trong hai ô kế cận chỉ khác nhau một biến.
Tính tuần hoàn của bảng Các nô: Không những các ô kế cận khác nhau một biến mà các ô ầu
dòng và cuối dòng, ầu cột và cuối cột cũng chỉ khác nhau một biến (kể cả 4 góc vuông của bảng).
Bởi vậy các ô này cũng gọi là kế cận.
Muốn thiết lập bảng Các nô của một hàm ã cho dƣới dạng chuẩn tổng các tích, ta chỉ việc ghi
giá trị 1 vào các ô ứng với hạng tích có mặt trong biểu diễn, các ô còn lại sẽ lấy giá trị 0 (theo ịnh
lý DeMorgan). Nếu hàm cho dƣới dạng tích các tổng, cách làm cũng tƣơng tự, nhƣng các ô ứng
với hạng tổng có trong biểu diễn lại lấy giá trị 0 và các ô khác lấy giá trị 1.
2.2.3 Phƣơng pháp ại số
Có 2 dạng biểu diễn là dạng tuyển (tổng các tích) và dạng hội (tích các tổng).
+ Dạng tuyển: Mỗi số hạng là một hạng tích hay mintex, thƣờng kí hiệu bằng chữ "mi".
+ Dạng hội: Mỗi thừa số là hạng tổng hay maxtex, thƣờng ƣợc kí hiệu bằng chữ "Mi". Nếu
trong tất cả mỗi hạng tích hay hạng tổng có ủ mặt các biến, thì dạng tổng các tích hay tích các tổng
tƣơng ứng ƣợc gọi là dạng chuẩn. Dạng chuẩn là duy nhất.
Tổng quát, hàm logic n biến có thể biểu diễn chỉ bằng một dạng tổng các tích: 2n 1 lOMoARcPSD| 36067889 Mục lục f X n 1 ,...,X0 a mi i i 0
hoặc bằng chỉ một dạng tích các tổng: 2n 1 f X n 1 ,...,X0 ai mi i 0
Ở ây, ai chỉ lấy hai giá trị 0 hoặc 1. Đối với một hàm thì mintex và maxtex là bù của nhau.
2.3 Các phƣơng pháp rút gọn hàm
2.3.1. Phƣơng pháp ại số
Dựa vào các ịnh lý ã học ể ƣa biểu thức về dạng tối giản.
Ví dụ: Hãy ƣa hàm logic về dạng tối giản: f AB AC BC
Áp dụng ịnh lý, A A 1, X XY X ta có: f AB AC BC A A AB ABC AC ABC AB AC
Vậy nếu trong tổng các tích, xuất hiện một biến và ảo của biến ó trong hai số hạng khác nhau,
các thừa số còn lại trong hai số hạng ó tạo thành thừa số của một số hạng thứ ba thì số hạng thứ ba
ó là thừa và có thể bỏ i.
2.3.2 Phƣơng pháp bảng Các nô
Phƣơng pháp này thƣờng ƣợc dùng ể rút gọn các hàm có số biến không vƣợt quá 5.
Các bƣớc tối thiểu hóa: 1.
Gộp các ô kế cận có giá trị „1‟ (hoặc „0‟) lại thành từng nhóm 2, 4, ...., 2i ô. Số ô
trong mỗi nhóm càng lớn kết quả thu ƣợc càng tối giản. Một ô có thể ƣợc gộp nhiều lần trong các
nhóm khác nhau. Nếu gộp theo các ô có giá trị „0‟ ta sẽ thu ƣợc biểu thức bù của hàm. 2.
Thay mỗi nhóm bằng một hạng tích mới, trong ó giữ lại các biến giống nhau theo dòng và cột. 3.
Cộng các hạng tích mới lại, ta có hàm ã tối giản.
Ví dụ: Hãy dùng bảng Các nô ể giản ƣớc hàm : f A,B,C 1, 2, 3, 4, 5 Lời giải:
+ Xây dựng bảng KN tƣơng ứng với hàm ã cho. lOMoARcPSD| 36067889 Mục lục
+ Gộp các ô có giá trị 1 kế cận lại với nhau thành 0 0 1 1 0
hai nhóm (hình 2-2) Lời giải phải tìm : f 0 f1 f2 B AC 1 1 f
f2 Nếu gộp các ô có giá trị 0 lại theo hai nhóm, ta thu ƣợc biểu thức hàm bù f : f AB BC
2.3.3. Phƣơng pháp Quine Mc. Cluskey
Phƣơng pháp này có thể tối thiểu hóa ƣợc hàm nhiều biến và có thể tiến hành công việc nhờ máy tính.
Các bƣớc tối thiểu hóa: 1.
Lập bảng liệt kê các hạng tích dƣới dạng nhị phân theo từng nhóm với số bit 1 giống
nhau và xếp chúng theo số bit 1 tăng dần. 2.
Gộp 2 hạng tích của mỗi cặp nhóm chỉ khác nhau 1 bit ể tạo các nhóm mới. Trong
mỗi nhóm mới, giữ lại các biến giống nhau, biến bỏ i thay bằng một dấu ngang (-).
Lặp lại cho ến khi trong các nhóm tạo thành không còn khả năng gộp nữa. Mỗi lần rút gọn,
ta ánh dấu # vào các hạng ghép cặp ƣợc. Các hạng không ánh dấu trong mỗi lần rút gọn sẽ ƣợc
tập hợp lại ể lựa chọn biểu thức tối giản. Ví dụ. Hãy tìm biểu thức tối giản cho hàm: f A,B,C,D 10, 11, 12, 13, 14, 15
Giải: Bƣớc 1: Lập bảng (bảng 2.3a): Bảng a Bảng b Hạn Nhị phân Rút gọn lần ầu. Rút gọn lần thứ 2. g tích A B C D A B C D A B C D ã sắp xếp lOMoARcPSD| 36067889 Mục lục 10 12 1 0 1 1 0 1 - # (10,11) 1 1 - - (12,13,14,15) 0 11 1 - 1 0 # (10,14) 1 - 1 - (10,11,14,15) 1 1 0 13 1 1 0 - # (12,13) 0 14 1 1 - 0 # (12,14) 1 0 1 15 1 1 - 1 1 # (11,15) 1 1 0 1 1 - 1 # (13,15) 1 1 1 1 - # (14,15) 1 1 1 0 1 1 1 1 Bảng 2.3
Bƣớc 2: Thực hiện nhóm các hạng tích (bảng 2.3b).
Tiếp tục lập bảng lựa chọn ể tìm hàm tối giản (Bảng 2.4): A BCD 1 1 1 1 1 1 0 1 2 3 4 5 x 1 1 - - x x x x x 1 - 1 - x x Bảng 2.4
Từ bảng 2-4, ta nhận thấy rằng 4 cột có duy nhất một dấu "x" ứng với hai hạng 11-- và 1-1-.
Do ó, biểu thức tối giản là : f A,B,C,D AB AC
2.4 CỔNG LOGIC VÀ CÁC THAM SỐ CHÍNH
Cổng logic cơ sở là mạch iện thực hiện ba phép tính cơ bản trong ại số logic, vậy ta sẽ có ba
loại cổng logic cơ sở là AND, OR và NOT.
2.4.1 Cổng logic cơ bản
2.4.1.1 Cổng AND
Cổng AND thực hiện hàm logic f f A,B A.B
hoặc nhiều biến: f A,B,C,D,... A.B.C.D... lOMoARcPSD| 36067889 Mục lục
a) Theo tiêu chuẩn ANSI b) Theo tiêu chuẩn IEEE
Hình 2-4a,b. Ký hiệu của cổng AND.
Nguyên lý hoạt ộng của cổng AND:
Bảng trạng thái 2.5a,b là nguyên lí hoạt ộng của cổng AND (2 lối vào). f f A B A B L 0 0 0 L L L 0 1 0 L H L 1 0 0 H L H 1 1 1 H H
a) Ghi theo giá trị logic b) Ghi theo mức logic
Bảng 2.5a,b. Bảng trạng thái mô tả hoạt ộng của cổng AND 2 lối vào.
Theo qui ƣớc, logic 1 ƣợc thay bằng mức iện thế cao, viết tắt là H (High) còn logic 0 ƣợc
thay bằng mức iện thế thấp, viết tắt là L (Low) (bảng 2-5b). Cổng AND có n lối vào sẽ có 2n hạng
tích (dòng) trong bảng trạng thái.
Khi tác ộng tới lối vào các chuỗi xung số xác ịnh, ầu ra cũng sẽ xuất hiện một chuỗi xung
nhƣ chỉ hình 2-4. Đồ thị này thƣờng ƣợc gọi là ồ thị dạng xung, ồ thị dạng sóng hay ồ thị thời gian. Lối L Lối lOMoARcPSD| 36067889 Mục lục
Hình 2-4. Đồ thị dạng xung vào, ra của cổng AND
Từ ồ thị, ta nhận thấy rằng, chỉ tại các thời iểm t2 ến t3 và t7 ến t8 trên cả hai lối vào ều có
logic 1 nên lối ra cũng lấy logic 1. Ứng với các khoảng thời gian còn lại vì hoặc cả hai lối vào bằng
0, hoặc một trong hai lối vào bằng 0 nên lối ra lấy logic 0. Hoạt ộng của cổng AND nhiều lối vào cũng xảy ra tƣơng tự.
Có thể giải thích dễ dàng một vài ứng dụng của cổng AND qua ồ thị dạng xung.
Ví dụ : Dùng cổng AND ể tạo "cửa" thời gian. Trong ứng dụng này, trên hai lối vào của cổng
AND ƣợc ƣa tới 2 chuỗi tín hiệu số X, Y có tần số khác nhau. Giả sử tần số của X lớn hơn tần số
của Y. Trên ầu ra cổng AND chỉ tồn tại tín hiệu X, gián oạn theo từng chu kì của Y. Nhƣ vây, chuỗi
số Y chỉ giữ vai trò óng, ngắt cổng AND và thƣờng ƣợc gọi là tín hiệu "cửa". Hoạt ộng của mạch
ƣợc mô tả bằng hình 2-5.
Tùy theo iều kiện cho trƣớc, có thể ứng dụng mạch theo các mục ích khác nhau. Nếu ã biết
ộ rộng xung “cửa” Y ( thƣờng lấy bằng 1s ) thì số xung xuất hiện ầu ra chính bằng tần số của X.
Ngƣợc lại, nếu tần số của X ã cho, chẳng hạn bằng 1 Hz ( Tx = 1s ) thì chỉ cần ếm số xung trên ầu
ra ta có thể tính ƣợc ộ rộng xung “cửa” Y. Đây chính là phƣơng pháp o tần số và thời gian ƣợc
ứng dụng trong kĩ thuật hiện nay.
2.4.1.2 Cổng OR
Cổng OR thực hiện hàm logic: f A,B A B hoặc
với hàm nhiều biến: f A,B,C,D... A B C D ...
Ký hiệu của cổng OR ƣợc biểu diễn ở hình 2-6a, b. 1 1 lOMoARcPSD| 36067889 Mục lục
a) Theo tiêu chuẩn ANSI b) Theo tiêu chuẩn IEEE
Hình 2-6 a, b. Ký hiệu của cổng OR.
Tƣơng tự nhƣ cổng AND, nguyên lý hoạt ộng của cổng OR có thể ƣợc giải thích thông qua
bảng trạng thái (Bảng 2.6a,b) và ồ thị dạng xung - hình 2-7. f A B A B f L L 0 0 0 L H H 0 1 1 L 1 0 1 H L H 1 1 1 H H H
a) Theo giá trị logic b) Theo mức iện thế
Bảng 2.6 a, b. Bảng trạng thái của cổng OR. 0 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1
Hình 2-7. Đồ thị dạng xung của cổng OR.
Một cổng OR có n lối vào sẽ có 2n hạng tích trong bảng trạng thái của nó. 2.4.1.3. Cổng NOT
Cổng NOT thực hiện hàm logic: f A
Ký hiệu của cổng NOT ƣợc chỉ ra trên hình 2-8 a, b. lOMoARcPSD| 36067889 Mục lục
a) Theo tiêu chuẩn ANSI. b) Theo tiêu chuẩn IEEE.
Hình 2-8a,b. Ký hiệu của cổng NOT Hoạt
ộng của cổng NOT khá ơn giản, nếu lối vào: A 0 thì A 1, nếu Hìn A 1 thì A 0
Nguyên lý này ƣợc minh hoạ bằng ồ thị dạng xung ở hình 2-9.
Hoạt ộng của cổng NOT ƣợc tóm tắt ở bảng 2.7a,b. f A f A 0 1 L H 1 0 H L
a) Theo giá trị logic b) Theo mức logic
Bảng 2.7a, b. Bảng trạng thái của cổng NOT.
2.4.2 Logic dƣơng và logic âm
Logic dương là logic có iện thế mức H luôn lớn hơn iện thế mức L (Hình 2-10).
a) Logic dƣơng với mức dƣơng.
b) Logic dƣơng với mức âm. lOMoARcPSD| 36067889 Mục lục
Hình 2-10a,b. Đồ thị dạng xung của logic dƣơng
Logic âm thì ngƣợc lại, logic 1 có iện thế thấp hơn mức 0. Khái niệm logic âm thƣờng ƣợc
dùng ể biểu diễn trị các biến. Logic âm và mức âm của logic là hoàn toàn khác nhau.
2.4.3 Một số cổng ghép thông dụng
Khi ghép ba loại cổng logic cơ bản nhất sẽ thu ƣợc các mạch logic từ ơn giản ến phức tạp. Ở
ây ta chỉ xét một vài mạch ghép ơn giản nhƣng rất thông dụng.
2.4.3.1 Cổng NAND
Ghép nối tiếp một cổng AND với một cổng NOT ta ƣợc cổng NAND (Hình 2-11). f AB
Hình 2-11. Sơ ồ cấu tạo cổng NAND
Hàm ra của cổng NAND 2 và nhiều biến vào nhƣ sau: f AB f ABCD...
Ký hiệu cổng NAND (hình 2-12a,b) và bảng trạng thái (bảng 2-8). f
a) Theo tiêu chuẩn ANSI b) Theo tiêu chuẩn IEEE
Hình 2-12a,b. Ký hiệu của cổng NAND
Bảng 2.8a,b. Bảng trạng thái của cổng NAND lOMoARcPSD| 36067889 Mục lục
2.4.3.2 Cổng NOR
Cổng NOR ƣợc thiết lập bằng cách nối tiếp một cổng OR với một cổng NOT.
Từ hình 2-13 ta có thể viết ƣợc hàm ra của cổng NOR 2 và nhiều lối vào nhƣ sau: f A B hay f A B C ... A A B A B
Hình 2-13. Sơ ồ cấu tạo cổng NOR
Ký hiệu của cổng NOR 2 lối vào nhƣ chỉ ở hình 2-14a,b. A f 1 B
a) Theo tiêu chuẩn ANSI. b) Theo tiêu chuẩn IEEE.
Hình 2-14a, b. Ký hiệu cổng NOR 2 lối vào
Hoạt ộng của cổng NOR ƣợc giải thích bằng bảng trạng thái nhƣ chỉ ở bảng 2.9a,b. f f A B A B 0 0 1 L H L 0 1 0 L L H 1 0 0 H L L 1 1 0 H L H
Bảng 2.9a, b. Bảng trạng thái của cổng NOR 2 lối vào.
2.4.3.3 Cổng khác dấu
Cổng khác dấu còn có một số tên gọi khác: cổng Cộng Modul-2, cổng XOR. lOMoARcPSD| 36067889 Mục lục A f AB AB
Hình 2-15. Sơ ồ của cổng XOR 2 lối vào
Từ hình 2-15, ta có biểu thức của hàm khác dấu 2 lối vào là:
f AB AB hay theo qui ƣớc f A B Ký hiệu
của cổng XOR 2 lối vào nhƣ hình 2-16a, b. A 1 B
a) Theo tiêu chuẩn ANSI b) Theo tiêu chuẩn IEEE
Hình 2-16a, b. Ký hiệu của cổng XOR 2 lối vào
Bảng trạng thái của cổng XOR hai lối vào ƣợc trình bày ở bảng 2.10a,b. A B F A B F 0 0 0 L L L 0 1 1 L H H 1 0 1 H L H 1 1 0 H H L
Bảng 2-10a,b. Bảng trạng thái của cổng XOR 2 lối vào
Hoạt ộng cổng XOR nhiều lối vào cũng tƣơng tự nhƣ cổng 2 lối vào, nghĩa là nếu số bit 1
trên tất các các lối vào là một số lẻ, thì hàm ra lấy logic 1; ngƣợc lại nếu tổng số bit 1 trên các lối
vào là một số chẵn, thì hàm ra lấy logic 0. Có thể dùng cổng XOR 2 lối vào ể thực hiện hàm XOR nhiều biến.
2.4.3.4 Cổng ồng dấu (XNOR)
Cổng XNOR thực hiện biểu thức logic sau: lOMoARcPSD| 36067889 Mục lục f AB AB hay f A B A ~ B
Ký hiệu của cổng XNOR hai lối vào ƣợc trình bày ở hình 2-17. 1 A
a) Theo tiêu chuẩn ANSI b) Theo tiêu chuẩn IEEE
Hình 2-17. Ký hiệu của cổng XNOR 2 lối vào
Nếu tổng số bit 0 trên tất cả các lối vào là một số lẻ, thì hàm ra của XNOR sẽ lấy logic 1.
Nếu tổng số bit 0 trên tất cả các lối vào là một số chẵn, thì hàm ra lại lấy logic 0.
XOR và XNOR là hai loại cổng có rất nhiều ứng dụng trong kỹ thuật số. Chúng là phần tử
chính hợp thành bộ cộng, trừ , so sánh hai số nhị phân v.v...
2.4.4 Các tham số chính 2.4.4.1 M ức logic V V V V V V Vào Ra Vào Ra
a) Đối với họ TTL b) Đối với họ CMOS
Hình 2-19a, b. Mức logic của các họ cổng TTL và CMOS
Mức logic là mức iện thế trên ầu vào và ầu ra của cổng tƣơng ứng với logic "1" và logic
"0", nó phụ thuộc iện thế nguồn nuôi của cổng (VCC ối với họ TTL (Transistor Transistor Logic) và
VDD ối với họ MOS (Metal Oxide Semiconductor)). Lƣu ý rằng, nếu mức logic vào vƣợt quá iện
thế nguồn nuôi có thể gây hƣ hỏng cho cổng. Mức TTL
Mức TTL là một chuẩn quốc tế, trong ó qui ịnh: -
Điện thế nguồn nuôi VCC , VDD bằng + 5 vôn hoặc bằng - 5,2 vôn; -
Mức iện thế tƣơng ứng với logic H và L trên ầu vào, ầu ra của cổng nhƣ chỉ ở hình 218a,b.
Nhận xét: + Mức vào ra ối với cổng TTL và CMOS (Complementary Metal Oxide
Semiconductor) khác nhau rất nhiều;
+ Mức vào ra sẽ ảnh hƣởng ến ộ phòng vệ nhiễu của cổng. lOMoARcPSD| 36067889 Mục lục
2.4.4.2 Độ chống nhiễu
Độ chống nhiễu (hay ộ phòng vệ nhiễu) là mức nhiễu lớn nhất tác ộng tới lối vào hoặc lối ra
của cổng mà chƣa làm thay ổi trạng thái vốn có của nó. V V Cổng I Cổng II Cổng I Cổng II
a) Tác ộng nhiễu khi mức ra cao b) Tác ộng nhiễu khi mức ra thấp
Hình 2-20a, b, Mô tả tác ộng nhiễu ến các cổng logic
Ảnh hƣởng của nhiễu có thể phân ra hai trƣờng hợp :
+ Nhiễu mức cao: ầu ra cổng I lấy logic H (hình 2-20a), tất nhiên, ầu ra cổng II là logic L,
nếu các cổng vẫn hoạt ộng bình thƣờng. Khi tính tới tác ộng của nhiễu, ta có: V V VRHmin NH VVHmin VNH VVHmin RHmin Với cổng TTL: V NL 2V 2,4V 0,4V Với cổng CMOS: V NL 3,5V 4,9V 1,4V
+ Nhiễu mức thấp: ầu ra cổng I lấy logic L (hình 2-20b), tƣơng tự ta có:
VRLmax VNL VVLmax VNL VVLmax VRLmax Với cổng TTL: V NL 0,8V 0,4V 0,4V
Với cổng CMOS: VNL 1,5V 0,1V 1,4V
2.4.4.3 Hệ số ghép tải K
Cho biết khả năng nối ƣợc bao nhiêu lối vào tới ầu ra của một cổng ã cho.
Hệ số ghép tải phụ thuộc dòng ra (hay dòng phun) của cổng chịu tải và dòng vào (hay dòng
hút) của các cổng tải ở cả hai trạng thái H, L. Cổng Các cổng Cổng Các cổng I I lOMoARcPSD| 36067889 Mục lục
a) Mức ra của cổng chịu tải là H b) Mức ra của cổng chịu tải là L
Hình 2-21a,b. Mô tả về hệ số ghép tải.
2.4.4.4. Công suất tiêu thụ + + H H H L
Hình 2-22. Hai trạng thái tiêu thụ dòng của cổng logic
ICCH - Là dòng tiêu thụ khi ầu ra lấy mức H, ICCL - Là
dòng tiêu thụ khi ầu ra lấy mức L.
Theo thống kê, tín hiệu số có tỷ lệ bit H / bit L khoảng 50%. Do ó, dòng tiêu thụ trung bình
ICC ƣợc tính theo công thức :
ICC = (ICCH + ICCL)/ 2 Công suất tiêu
thụ trung bình của mỗi cổng sẽ là : P0 = ICC . VCC
2.4.4.5. Trễ truyền lan
Tín hiệu i qua một cổng phải mất một khoảng thời gian, ƣợc gọi là trễ truyền lan. V R
Hình 2-23. Minh hoạ trễ truyền lan của tín hiệu
Trễ truyền lan xảy ra tại cả hai sƣờn của xung ra. Nếu kí hiệu trễ truyền lan ứng với sƣờn
trƣớc là tTHL và sƣờn sau là tTLH thì trễ truyền lan trung bình là: tTtb = ( t THL + t TLH )/2
Thời gian trễ truyền lan hạn chế tần số công tác của cổng. Trễ càng lớn thì tần số công tác cực ại càng thấp. TÓM TẮT
Trong chƣơng 2 chúng ta giới thiệu về các phƣơng pháp biểu diễn và rút gọn hàm Boole.
Ngoài ra còn giới thiệu một số cổng logic thông dụng và các tham số chính của lOMoARcPSD| 36067889 Mục lục chúng. CÂU HỎI ÔN TẬP
Bài 2.1 Rút gọn hàm sau theo phƣơng pháp dùng bảng Karnaugh:
1. F (A, B, C) = (0, 2, 4, 6,7). a. AB C b. AB C c. AB C d. AB C
2. F (A, B, C, D) = (0, 1, 8, 9, 10) a. BC D b. BC ABD c. BC ABD d. BC ABD
2.2 Rút gọn hàm sau theo phƣơng pháp ại số 1. CD CD . AC D a. CD b. CD c. CD d. CD 2. ABC . AB BC CA a. AB AC b. AB AC BC c. AC BC d. AB BC
2.3 Rút gọn hàm sau theo phƣơng pháp Quine-Mc.CLUSKEY:
F (A, B, C, D) = (2, 3, 6, 7, 12, 13, 14, 15). a. AC AB b. AC AD c. AC AB d. AC AB
2.4 Hai mạch iện ở hình dƣới ây là tƣơng ƣơng lOMoAR cPSD| 36067889 Mục lục B B a. Do ều bằng A+B b. Do ều bằng B c. Do ều bằng AB d. Do ều bằng A+AB
Bài 2.5 Phân tích ý nghĩa các tham số chính của các họ cổng logic.
Bài 2.6 Trình bày về ộ phòng vệ nhiễu của các họ cổng logic? Tính ộ phòng vệ nhiễu của một
cổng logic họ TTL, biết VVL = 0 V 0,8 V, VVH = 2,0 V 5,0 V, VRL = 0 V 0,4 V, VRH = 2,4 V 5,0 V? a. V NH 0.4V, VNL 0.4 b. VNH 0.4V, VNL 0.4 c. V NH 0.4V, VNL 0.4 d. V NH 0.4V, VNL 0.4
Bài 2.7 Cho mạch iện nhƣ hình 1. Biểu thức hàm ra là: F Hình 1 a. AB AB b. AB AB c. AB AB d. AB AB
Bài 2.8 Phân tích ý nghĩa của việc tối ƣu hoá mạch iện của các họ cổng logic? Cho ví dụ minh hoạ?
Bài 2.9 Chứng minh các ẳng thức: a. A B A B AB lOMoARcPSD| 36067889 Mục lục b. AB (A B C) = ABC c. A B C = A B C
Bài 2.10 Liệt kê 3 phần tử logic cơ bản trong kỹ thuật số? a. AND, OR và NOT b. NAND, AND và NOT c. AND, NOR và NAND d. AND, OR và XNOR
Bài 2.11 Phần tử logic AND 2 lối vào cho ầu ra bằng 1 khi các ầu vào là bao nhiêu? a. 0 và 0 b. 0 và 1 c. 1 và 0 d. 1 và 1
Bài 2.12 Đọc biểu thức A+B nhƣ thế nào? a. A AND B b. A XOR B c. A OR B d. A NAND B ĐÁP ÁN Bài 1. 2. a 3. b Bài 2.2 1. c 2. b Bài 2.3 d Bài 2.4 d. Do ều bằng A+AB Bài 2.5 - Mức logic và phân tích lOMoARcPSD| 36067889 Mục lục
- Trễ truyền lan và phân tích
- Công suất tiêu thụ và phân tích
- Hệ số ghép tải và phân tích
- Độ phòng vệ nhiễu và phân tích - Một số tham số khác Bài 2.6 c Bài 2.7 c Bài 2.8
- Nêu ƣợc khái niệm về tối ƣu hoá mạch iện các họ cổng - Công cụ tối ƣu hoá
- Đƣa ra ví dụ và phân tích hiệu quả kỹ thuật, kinh tế của việc tối ƣu hoá Bài 2.10 a Bài 2.11 d Bài 2.12 c CHƢƠ NG 3. CỔNG LOGIC TTL VÀ CMOS GIỚI THIỆU
Xét về mặt cơ bản thì có hai loại linh kiện bán dẫn ó là lƣỡng cực và ơn cực. Dựa trên các
linh kiện này, các mạch tích hợp ƣợc hình thành và có sẵn trên thị trƣờng. Các chức năng kỹ thuật
số khác nhau cũng ƣợc chế tạo trong nhiều dạng khác nhau bằng cách sử dụng công nghệ lƣỡng
cực và ơn cực. Một nhóm các IC tƣơng thích với các mức logic giống nhau và các iện áp nguồn ể
thực hiện các chức năng logic a dạng phải ƣợc chế tạo bằng cách sử dụng cấu hình mạch chuyên
biệt ƣợc gọi là họ mạch logic. lOMoARcPSD| 36067889 Mục lục
Các yếu tố chính của một IC lƣỡng cực là iện trở, iốt và các transistor. Có hai loại hoạt ộng
cơ bản trong các mạch IC lƣỡng cực: • Bão hoà. • Không bão hoà.
Trong mạch logic bão hoà, các transistor trong IC ƣợc vận hành trong vùng bão hoà, trong
khi các mạch logic không bão hoà thì các transistor không ƣợc vận hành trong vùng bão hoà.
Các họ mạch logic lƣỡng cực ƣợc bão hoà là:
• Mạch logic Điện trở - Transistor (RTL).
• Mạch logic Điốt – Transistor (DTL).
• Mạch logic Transistor – Transistor (TTL).
Các họ mạch logic lƣỡng cực không bão hòa là: • Schottky TTL.
• Mạch logic ghép cực phát (ECL).
Các linh kiện MOS là các linh kiện ơn cực và chỉ có các MOSFET ƣợc vận hành trong các
mạch logic MOS. Các họ mạch logic MOS là: • PMOS. • NMOS. • CMOS
Trong chƣơng 3 sẽ trình bày các họ cổng logic chủ yếu và ƣợc dùng phổ biến hiện nay. Phần
cuối của chƣơng trình bày một số mạch cho phép giao tiếp giữa các họ logic TTL và CMOS.
3.1. CÁC HỌ CỔNG LOGIC
3.1.1. Họ DDL
DDL (Diode Diode Logic) là họ cổng logic do các diode bán dẫn tạo thành. Hình 3-1a,b là sơ
ồ cổng AND, OR 2 lối vào họ DDL. +5 V R1 D1 A f A f D2 B B a) Cổng AND lOMoARcPSD| 36067889 Mục lục D1 A f A B f D2 B R1 b) Cổng OR
Hình 3-1. Mạch iện cổng AND và OR họ DDL.
Bảng trạng thái sau thể hiện nguyên lý hoạt ộng của mạch thông qua mức iện áp vào/ra của
các cổng AND và OR họ DDL AND OR A B (V) F A B (V) F (V) (V) (V) (V) 0 0 0,7 0 0 0 0 5 0,7 0 5 4,3 5 0 0,7 5 0 4,3 5 5 5,7 5 5 4,3
Bảng 3-1. Bảng trạng thái của cổng AND và OR họ DDL Ưu iểm của họ DDL:
Mạch iện ơn giản, dễ tạo ra các cổng AND, OR nhiều lối vào. Ƣu iểm này cho
phép xây dựng các ma trận diode với nhiều ứng dụng khác nhau;
Tần số công tác có thể ạt cao bằng cách chọn các diode chuyển mạch nhanh;
Công suất tiêu thụ nhỏ. Nhược iểm :
Độ phòng vệ nhiễu thấp (VRL lớn) ; Hệ số ghép tải nhỏ.
Để cải thiện ộ phòng vệ nhiễu ta có thể ghép nối tiếp ở mạch ra một diode. Tuy nhiên, khi ó VRH cũng bị sụt i 0,6V. 3.1.2. Họ DTL
Để thực hiện chức năng ảo, ta có thể ấu nối tiếp với các cổng DDL một transistor công tác ở
chế ộ khoá. Mạch cổng nhƣ thế ƣợc gọi là họ DTL (Diode Transistor Logic). Ví dụ, hình 3-2a, b
là các cổng NOT, NAND thuộc họ này. 4 k 4k lOMoARcPSD| 36067889 Mục lục
Hình 3-2. Sơ ồ mạch iện của họ cổng TDL.
Trong hai trƣờng hợp trên, nhờ các diode D2, D3 ộ chống nhiễu trên lối vào của Q1 ƣợc cải
thiện. Mức logic thấp tại lối ra f giảm xuống khoảng 0,2 V ( bằng thế bão hoà UCE của Q1). Do
IRHmax và IRLmax của bán dẫn có thể lớn hơn nhiều so với diode nên hệ số ghép tải của cổng cũng tăng lên.
Bằng cách tƣơng tự, ta có thể thiết lập cổng NOR hoặc các cổng liên hợp phức tạp hơn. Vì
tải của các cổng là iện trở nên hệ số ghép tải ( ặc biệt ối với NH) còn bị hạn chế, mặt khác trễ truyền
lan của họ cổng này còn lớn. Những tồn tại trên sẽ ƣợc khắc phục từng phần ở các họ cổng sau. 3.1.3. Họ RTL
Họ RTL (Resistor Transistor Logic) là các cổng logic ƣợc cấu tạo bởi các iện trở và transistor.
Hình 3-3 là sơ ồ của một mạch NOT họ RTL.
Khi iện áp lối vào là 0 V iện áp trên base của transistor sẽ âm nên transistor cấm nhƣ vậy lối
ra trên collector của transistor sẽ ở mức cao. Do lối ra này ƣợc nối lên nguồn +5 V thông qua
diode D nên giá trị iện áp lối ra lúc này khoảng 5,7 V, nhận mức logic cao. Khi iện áp lối vào là 5
V do hai iện trở lối vào có giá trị lần lƣợt là 1 k và 10 k, nên iện áp tại base sẽ ủ lớn ể làm
transistor thông làm cho iện áp lối ra là 0 V. Nhƣ vậy logic lối ra sẽ là ảo của logic của tín hiệu lối vào.
Tƣơng tự nhƣ mạch hình 3-3, nếu một iện trở ƣợc nối thêm ở lối vào nhƣ hình 3-4 sau mạch
sẽ trở thành mạch NOR họ RTL. 12 V 5 V 1 k D 1 k 5 ,7 V 5 V 0 V 10 0 V k -12 V 0 V
Hình 3-3. Cổng NOT họ RTL
Bảng 3-2 thể hiện quan hệ iện áp của cổng NOR họ RTL, chỉ khi cả hai lối vào A và B cùng
ở giá trị 0 V thì transistor mới cấm và lối ra nhận logic cao. Các trƣờng hợp khác ều dẫn ến transistor
thông và làm giá trị logic lối ra ở mức thấp. A (V) B (V) F (V) 0 0 5,7 0 5 0 5 0 0 lOMoARcPSD| 36067889 Mục lục 5 5 0
Bảng 3-2. Bảng trạng thái của cổng NOR họ RTL 12 V 5 V 1 k 1 k D A 1 k Z B 5 ,7 V 0 V 5 V 10 k 0 V -12 V 0 V
Hình 3.4. Cổng NOR họ RTL 3.1.4. Họ TTL
Do hạn chế về tốc ộ, họ DTL ã trở nên lạc hậu và bị thay thế hoàn toàn bở họ mạch TTL.
Hạn chế tốc ộ của DTL ƣợc hạn chế bằng cách thay các iốt ầu vào thành transistor a lớp tiếp giáp BE.
a. Cổng NAND TTL + A f
Hình 3-5. Sơ ồ mạch iện một cổng NAND 2 lối vào.
Hình 3-5 là sơ ồ nguyên lý của mạch NAND TTL. Nó có thể ƣợc chia ra thành 3 phần.
Transistor Q1, trở R1 và các diode D1, D2 tạo thành mạch ầu vào, mạch này thực hiện chức năng
NAND. Transistor Q2, các trở R2, R4 tạo thành mạch giữa. Q3, Q4, R3 và diode D3 tạo thành mạch
lối ra nhƣ phân tích ở trên.
Khi bất kỳ một lối vào ở mức thấp thì Q1 ều trở thành thông bão hoà do ó Q2 và Q4 óng, còn
Q3 thông nên ầu ra của mạch sẽ ở mức cao. Lối ra sẽ chỉ xuống mức thấp khi tất cả các lối vào ều ở
mức logic cao và làm transistor Q1 cấm. Diode D3 ƣợc sử dụng nhƣ mạch dịch mức iện áp, nó có
tác dụng làm cho Q3 cấm hoàn toàn khi Q2 và Q4 thông. Diode này nhiều khi còn ƣợc mắc vào mạch
giữa collector Q2 và base của Q3. lOMoARcPSD| 36067889 Mục lục b. Cổng OR TTL +
Hình 3-6 là sơ ồ của một cổng OR
họ TTL tiêu chuẩn hai lối vào. Trong
trƣờng hợp này, mạch vào sử dụng các
bán dẫn ơn. Tuy A nhiên, nguyên lý hoạt Q1
ộng của mạch vào này cũng giống với f cổng NAND hình 3-5.
c. Cổng collector ể
hở Hình 3-6. Sơ ồ mạch iện
của một cổng OR 2 lối vào. Nhƣợc iểm của
họ cổng TTL có mạch ra khép kín là hệ số tải ầu ra không thể thay ổi, nên nhiều khi gây khó khăn
trong việc kết nối với ầu vào của các mạch iện tử tầng sau. Cổng logic collector ể hở khắc phục ƣợc
nhƣợc iểm này. Hình 3-7 là sơ ồ của một cổng TTL ảo collector hở tiêu chuẩn. Muốn ƣa cổng vào
hoạt ộng, cần ấu thêm trở gánh ngoài, từ cực collector ến +Vcc. +5V
Hình 3-7. Mạch iện của một cổng NOT collector hở.
Một nhƣợc iểm của cổng logic collector hở là tần số hoạt ộng của mạch sẽ giảm xuống do
phải sử dụng iện trở gánh ngoài.
d. Cổng TTL 3 trạng thái
Một cổng logic, ngoài hai trạng thái cao và thấp tại ầu ra của nó còn có một trạng thái trung
gian ƣợc gọi là cổng ba trạng thái. Trạng thái trung gian này còn có tên là trạng thái ầu ra có trở
kháng Z cao hay trạng thái treo. Cổng có ký hiệu nhƣ chỉ ở hình 3-8.
Tƣơng tự nhƣ cổng collector hở, các họ cổng logíc ều có cổng 3 trạng thái. Hình 3-8 là một
ví dụ về mạch iện của cổng NAND ba trạng thái họ TTL tiêu chuẩn .
Hình 3-8. Ký hiệu của cổng ba trạng thái.
Hoạt ộng của cổng NAND 3 trạng thái ƣợc giải thích bằng bảng trạng thái 3-3. Khi trên lối
vào E có mức logic thấp, cổng hoạt ộng nhƣ một cổng NAND. Trên lối ra f sẽ tồn tại hai trạng thái
cao và thấp nhƣ thƣờng lệ. lOMoARcPSD| 36067889 Mục lục +5 V Lối ra Z E A B f L L L H
Hình 3-9. Mạch iện cổng NAND 3 trạng
thái và sơ ồ tƣơng ƣơng của nó. L L H H
Ngƣợc lại, khi trên lối vào E ở mức cao thì L H L H bất luận
trên hai lối vào A, B có giá trị logic nào (dấu x trong L H H L
bảng trạng thái mang ý nghĩa tuỳ chọn) lối ra f luôn ở
trạng thái treo, hay thả nổi. Trạng thái này tƣơng H x x - ƣơng
với trạng thái ầu ra không ƣợc nối tới một iểm nào
trong mạch. Ứng với trạng thái này, trở khá H x x - ng Z trên ầu
ra của cổng, nhìn từ phía tải vào sẽ rất lớn. Theo sơ ồ
tƣơng ƣơng, lúc này cả Q4, Q5 ều khoá. Lối ra f dƣờng nhƣ bị
H x x - treo trong mạch. Do ó, trạng thái này còn ƣợc gọi là trạng thái treo.
Trong kỹ thuật số, cổng ba trạng thái thƣờng ƣợc dùng làm các bộ ệm ầu ra, khoá iều khiển hƣớng dữ liệu ...
e. Họ TTL có diode Schottky ( TTL + S )
Cổng TTL tiêu chuẩn có nhƣợc iểm chung là thời gian trễ truyền lan lớn. Nguyên nhân của
nhƣợc iểm này là do tất cả bán dẫn trong mạch ều công tác ở chế ộ bão hoà. Một trong những biện
pháp giảm nhỏ trễ truyền lan là sử dụng diode Schottky ể chống hiện tƣợng bão hoà này.
Diode và bán dẫn Schottky
Cấu tạo của diode Schottky cũng giống nhƣ diode Silic. Nhờ việc chèn thêm một lớp oxit
kim loại vào giữa tiếp giáp p-n mà iện thế phân cực của nó là 0,4 Vdc (thấp hơn 0,6 vôn ối với
diode Silic và cao hơn 0,2 với diode Ge).
Ký hiệu của diode và bán dẫn Schottky cho ở hình 3-10. a) Kí hiệu Diode b) Cấu tạo bán dẫn c) Kí Schottky Schottky hiệu bán dẫn
Hình 3-10. Cấu tạo của diode Schottky lOMoARcPSD| 36067889 Mục lục
Mạch iện dùng diode Schottky chống bão hoà cho các bán dẫn nhƣ hình 3-10b. Để ơn giản,
ngƣời ta gọi mạch này là bán dẫn Schottky và ký hiệu nhƣ hình 3-10c. +
Hình 3- 11 . Mạch iện của cổng NAND 2 lối vào họ TTL+S
Mạch iện họ cổng TTL + S
Nếu thay tất cả diode và bán dẫn trong mạch iện của họ TTL tiêu chuẩn bằng các diode và
bán dẫn Schottky, ta sẽ có mạch iện họ cổng TTL+S. Hình 3-11 là một ví dụ về cổng NAND dùng diode Schottky.
Nhờ sử dụng diode và bán dẫn Schottky mà tần số công tác của họ cổng này tăng áng kể.
Thời gian trễ truyền lan của cổng TTL+S khoảng 3 ns, công suất tiêu thụ khoảng 19 mW.
Khi chỉ tiêu thời gian trễ không cần cao thì giá trị các iện trở phân cực ƣợc tăng lên ể giảm
dòng tiêu thụ của mỗi bán dẫn xuống. Họ cổng nhƣ thế có tên gọi là TTL+LS (Transistor Transistor
Logic + Lowpower Schottky Diode). Công suất tiêu thụ của họ cổng này chỉ khoảng 2 mW và thời
gian trễ truyền lan vẫn ạt khoảng 9,5 ns.
Nếu cần nâng cao tần số công tác, ngoài việc giảm trị số các iện trở phân cực, ngƣời ta còn
dùng các cách nối mạch cải tiến. Họ cổng thu ƣợc có tên là TTL+AS. 3.1.5. Họ MOS FET
Bán dẫn trƣờng (MOS FET) cũng ƣợc dùng rất phổ biến ể xây dựng mạch iện các loại cổng
logic. Đặc iểm chung và nổi bật của họ này là:
Mạch iện chỉ bao gồm các MOS FET mà không có iện trở
Dải iện thế công tác rộng, có thể từ +3 ến +15 V
Độ trễ thời gian lớn, nhƣng công suất tiêu thụ rất bé
Tuỳ theo loại MOS FET ƣợc sử dụng, họ này ƣợc chia ra các tiểu họ sau.
1. Loại PMOS
Mạch iện của họ cổng này chỉ dùng MOSFET có kênh dẫn loại P. Công nghệ PMOS cho
phép sản xuất các mạch tích hợp với mật ộ cao nhất.
Hình 3-12 là sơ ồ cổng NOT và cổng NOR loại PMOS. Ở ây MOSFET Q2, Q5 óng chức năng các iện trở. lOMoARcPSD| 36067889 Mục lục V SS hoặc G Q3 G Q1 D D G Q4 G Q2 D f D G Q5 D a) Cổng b) Cổng NOT NOR
Hình 3-12. Mạch iện của cổng NOT và NOR theo công nghệ PMOS.
2. Loại NMOS V DD V DD Q1 Q1 f f Q2 Q2 A Q3 A B Q3 B V SS V SS a) Cổng b) Cổng NOR
Hình 3-13. Mạch iện cổng NAND và NOR theo công nghệ NMOS.
Hình 3-13 là sơ cổng NAND và NOR dùng NMOS. Dấu + trên các lối vào muốn chỉ cực tính
của tín hiệu kích thích. Trong trƣờng hợp này, Q1 cũng óng chức năng là một iện trở. Đối với cổng
NAND, ta nhận thấy rằng chỉ khi trên cả hai lối vào A và B ều lấy mức cao thì ầu ra mới có mức
thấp. Ứng với 3 tổ hợp biến vào còn lại, lối ra f ều có logic thấp. Hoạt ộng của cổng NOR cũng ƣợc giải thích tƣơng tự.
3. Cổng CMOS
CMOS là viết tắt các từ tiếng Anh “Complementary MOS”. Mạch iện của họ cổng logic này
sử dụng cả hai loại MOS FET kênh dẫn P và kênh dẫn N. Bởi vậy có hiện tƣợng bù dòng iện trong
mạch. Chính vì thế mà công suất tiêu thụ của họ cổng, ặc biệt trong trạng thái tĩnh là rất bé.
Hình 3-14 là mạch iện của cổng NOT và NAND thuộc họ CMOS. Điểm nổi bật trong
mạch iện của họ cổng này là không tồn tại vai trò các iện trở. Chức năng logic ƣợc thực hiện bằng
cách thay ổi trạng thái các chuyển mạch có cực tính ngƣợc nhau. Dấu trừ và dấu cộng trên cực cữa
các MOSFET chỉ ra cực tính iều khiển chuyển mạch. Nhờ ặc iểm cấu trúc mạch, mức VRL, VRH ạt
ƣợc gần nhƣ lý tƣởng.
Để minh hoạ, ta có thể tìm hiểu hoạt ộng của cổng NOT. Từ hình 3-14a, dễ thấy rằng, nếu
tác ộng tới lối vào A logic thấp thì Q1 sẽ thông, Q2 khoá. Lối ra f gần nhƣ ƣợc nối tắt tới VDD và
cách ly hẳn với ất, nghĩa là VRH VDD. Ngƣợc lại, khi A lấy mức cao, Q1 mở và Q2 óng. Do ó, lối
ra f gần nhƣ nối ất và cách ly với VDD. Nói khác i, VRL 0. lOMoARcPSD| 36067889 Mục lục V DD V DD G G Q1 Q2 G Q1 D D f D A f Q3 G A G Q2 S S B Q4
a) Cổng NOT b) Cổng NAND
Hình 3-14. Mạch iện của họ cổng CMOS. G
4. Cổng truyền dẫn Q1 D Dựa Vào/Ra trên Vào/Ra +5V Ra/Vào D Ra/Vào công nghệ Q2
CMOS, ngƣời ta sản xuất loại cổng có thể cho qua cả tín hiệu số G
lẫn tín hiệu tƣơng tự. Bởi vậy cổng ƣợc gọi là cổng truyền dẫn.
Sơ ồ nguyên lý và ký hiệu cổng truyền dẫn nhƣ hình 3-15. Điều khiển a) Mạch iện b) Ký hiệu
Hình 3-15. Cổng truyền dẫn.
Mạch nguyên lý của cổng truyền dẫn cũng sử dụng hai MOSFET có kênh dẫn ngƣợc nhau.
Tuy nhiên cách iều khiển trạng thái các chuyển mạch lại khác với cổng logic thông thƣờng. Trong
trƣờng hợp này, ngƣời ta phân cực sao cho khi có tín hiệu iều khiển thì cả hai chuyển mạch Q1 và
Q2 cùng dẫn iện. Khi ó, mạch tƣơng ƣơng nhƣ một dây dẫn. Các cổng ảo (trong sơ ồ ký hiệu) ảm
bảo cực tính iều khiển phù hợp cho cả hai cực G của mỗi MOSFET.
Tính dẫn iện của cổng truyền dẫn phụ thuộc mạnh vào tần số công tác và giá trị tải. Vì sử
dụng công nghệ CMOS nên tần số công tác của cổng chỉ giới hạn ở 6 MHz.
Họ CMOS cũng có cổng D ể hở và cổng ba trạng thái nhƣ họ TTL. lOMoARcPSD| 36067889 Mục lục 3.1.6- Họ ECL
ECL (Emitter Coupled Logic) là họ cổng logic có cực E của một số bán dẫn nối chung với
nhau. Họ mạch này cũng sử dụng công nghệ TTL, nhƣng cấu trúc mạch có những iểm khác hẳn
với họ TTL. Ngoài việc sử dụng hồi tiếp âm trên iện trở RE ể chống bão hoà, mạch iện của họ ECL
còn tận dụng ƣợc ƣu iểm của mạch khuếch ại vi sai, nên tần số công tác họ này là cao nhất trong
các họ. Ngoại trừ thời gian trễ, tất cả các tham số còn lại ều kém hơn các họ khác.
a) Mạch iện nguyên lý b) Đồ thị mức vào/ra
Hình 3-16. Cổng OR/NOR thuộc họ ECL.
Hình 3-16 là mạch iện và ồ thị mức vào ra của một cổng OR/NOR thuộc họ ECL. Vì iện thế
ở trên hai cực collector của Q4, Q5 là bù nhau nên có thể lấy ra ở cực E của Q7 chức năng OR và ở
cực E của Q8 chức năng NOR. Để mạch hoạt ộng theo logic mức âm, +Vcc ƣợc nối ất, Vcc ƣợc
nối tới âm nguồn. Mức logic trong mạch ƣợc biến ổi từ giá trị thấp là -1,75 V ến giá trị cao là - 0,9
V so với iện thế ất. Khi muốn có mức logic ra dƣơng các cực E nối tới ất.
3.2. GIAO TIẾP GIỮA CÁC CỔNG LOGIC CƠ BẢN TTL-CMOS VÀ CMOS-TTL
Trong nhiều ứng dụng, yêu cầu chuyển ổi các tín hiệu giữa các mức logic khác nhau nhƣ từ
TTL sang CMOS hoặc ngƣợc lại. Các cổng logic collector hở hoặc các mạch khuếch ại transistor
ơn giản thƣờng ƣợc sử dụng trong các mạch chuyển ổi này.
3.2.1. Giao tiếp giữa TTL và CMOS.
Để tạo ƣợc giao tiếp giữa TTL và CMOS thì ta phải ể ý ến nguồn cung cấp của 2 họ. Họ TTL
cần iện áp cung cấp là + 5V, họ CMOS có thể dùng iện áp cung cấp từ +3V ến +15V.
a. Cùng iện áp cung cấp +5V.
Trong trƣờng hợp này iện áp ra của TTL nhỏ hơn so với iện áp vào của CMOS. Do vậy ta
phải dùng mạch bổ sung ể tƣơng hợp hai loại IC khác nhau.
Giải pháp tiêu chuẩn là dùng iện trở kéo lên giữa iều khiển TTL và tải CMOS nhƣ hình 3-17. lOMoARcPSD| 36067889 Mục lục Điề Tải u khiển
Hình 3-17. Điều khiển TTL và tải CMOS
b. Khác iện áp cung cấp.
Điện áp cung cấp dùng cho IC CMOS thích hợp nhất là từ +9V ến +12V. Một cách dùng ể
iện áp cung cấp lớn là sử dụng IC TTL hở mạch Collector nhƣ ở hình 3-18, vì tầng ra của TTL hở
cực C chỉ gồm transistor nhận dòng với cực C thả nổi. Ở hình này cực C ể hở ƣợc nối với nguồn
cung cấp +12V qua iện trở kéo lên 6,8k . Khi lối ra của họ TTL ở mức L thì dòng của nó là: 12V Inhận dòng = 1,76mA 6,8k
Khi lối ra của TTL ở mức H thì lối ra của cực C ể hở tăng lên một cách thụ ộng ến +12V.
Trong trƣờng nào thì các lối ra của TTL cũng ều tƣơng hợp với các trạng thái ở lối vào của CMOS. + + TTL hở Tải mạch Collector
Hình 3-18. Điều khiển TTL hở mạch Collector và tải CMOS
c. Bộ chuyển mức nguồn dùng CMOS.
Hình 3-19 là bộ chuyển mức CMOS 40109. Tầng lối vào của IC dùng iện áp cung cấp +5V
trong khi tầng lối ra dùng +12V.
Trong hình 3-19, IC TTL tiêu chuẩn iều khiển bộ chuyển mức nguồn, nó kéo IC TTL lên ít
nhất là +2,4V. Điện trở kéo lên tiếp tục ƣa iện áp lên cao ến mức +5V, mức này ảm bảo chắc chắn
lối vào ở mức H. Lối ra của bộ chuyển mức nối với nguồn +12V. + + 3 Bộ Điề chuyển mức Tải u khiển
Hình 3-19. Bộ chuyển mức CMOS cho phép sử dụng hai loại nguồn +5V và +12V. lOMoARcPSD| 36067889 Mục lục
3.2.2. Giao tiếp giữa CMOS và TTL
Để tạo ra ƣợc giao tiếp giữa họ CMOS và TTL thì ta phải quan tâm ến vấn ề chuyển mức iện
áp cho tới khi trạng thái lối ra của CMOS phù hợp với lối vào của TTL. Ta phải ảm bảo chắc chắn
lối ra ở trạng thái L của CMOS luôn luôn nhỏ hơn 0,8 V( ây là iện áp lối vào lớn nhất ở trạng thái
L của họ TTL). Điện áp lối ra ở trạng thái H của CMOS luôn luôn lớn hơn 2 V( ây là iện áp lối vào
nhỏ nhất ở trạng thái H của họ TTL).
a. Cùng iện áp cung cấp +5V.
Theo số liệu kỹ thuật của IC 74Cxx thì trƣờng hợp xấu nhất dòng lối ra của CMOS iều khiển TTL là:
IOL MAX = 360 A ; IOH MAX = - 360 A
Điều này có nghĩa là iều khiển CMOS có thể cho nhận dòng là 360 A khi ở trạng thái L, ó
là dòng vào ối với IC TTL loại Schottky công suất thấp. Mặt khác, iều khiển CMOS có thể cho
dòng nguồn 360 A, nó lớn hơn mức cần thiết ể iều khiển dòng vào ở trạng thái H. Nhƣ vậy hệ số
ghép tải giữa CMOS và 74LS là bằng 1.
Đối với loại IC TTL công suất thấp thì có dòng lối vào là 180 A thì hệ số ghép tải giữa CMOS và 74L là bằng 2.
IC CMOS không thể iều khiển trực tiếp IC TTL tiêu chuẩn, vì dòng lối vào ở trạng thái L yêu
cầu là 1,6 mA, mà transistor nhận dòng của IC CMOS có iện trở xấp xỉ 1,11k (trƣờng hợp xấu
nhất). Nên iện áp lối ra của IC CMOS bằng 1,6 mA x 1,11k = 1,78 V. Điện áp này quá lớn ối với
lối vào ở trạng thái L của IC TTL.
- Dùng tầng ệm bằng CMOS. + Tần g ệm Điề Tải u khiển
Hình 3-20. Tầng ệm CMOS có thể iều khiển tải TTL tiêu chuẩn
Hình 3-20 là mạch iều khiển IC CMOS với hệ số tải qua tầng ệm. Tầng ệm có dòng ra lớn.
Ví dụ IC 74C902 có 6 tầng ệm CMOS, mỗi tầng ệm có dòng ở lối ra trong trƣờng hợp xấu nhất là: IOL MAX = 3.60mA IOH MAX = 800 A
Vì tải TTL tiêu chuẩn có dòng lối vào ở trạng thái L bằng 1,6mA và dòng lối vào ở trạng thái
H là 48 A, IC 74C902 có thể iều khiển hai tải TTL tiêu chuẩn. Các IC khác ƣợc dùng làm tầng
ệm nhƣ hình 5-19 là IC CD4049A, 4050: ảo;
CD405CA: không ảo, 74C901: ảo…
b. Khác iện áp cung cấp.
Các tầng ệm CMOS nhƣ 74C902 có thể dùng iện áp cung cấp từ +3V ến +15V và iện áp lối
vào từ -0,3 V ến +15V> Điện áp lối vào có thể lớn hơn iện áp cung cấp mà không làm hỏng loại IC lOMoARcPSD| 36067889 Mục lục
dùng làm tầng ệm này. Ví dụ ta có thể dùng iện áp lối vào ở trạng thái H là +12V ngay khi iện áp cung cấp chỉ bằng 5V.
Hình 5-23 là mạch iều khiển CMOS dùng iện áp cung cấp +12V, trong khi tầng ệm CMOS
có iện áp cung cấp là +5V. + + Tần g ệm Điề Tải u khiển
Hình 3-21. Điều khiển CMOS hoạt ộng thích hợp nhất với nguồn cung cấp +12V.
c. Giao diện của hở cực máng.
Ta ã biết ở IC TTL hở mạch Collector, tầng lối ra của transistor nhận dòng với cực C thả nổi.
Tƣơng tự nhƣ vậy ối với IC CMOS cũng có hở cực máng. Ví dụ: IC 74C906 có 6 tầng ệm hở cực máng. + + 3 Tần Điề g ệm Tải u khiển CMOS h ở
Hình 3-22. Tầng ệm CMOS hở cực máng làm tăng dòng nhận.
Hình 3-22 là mạch dùng tầng ệm CMOS hở cực máng làm giao diện iều khiển CMOS và tải
TTL. Điện áp cung cấp cho hầu hết các tầng ệm là +12V. Tuy vậy có thể nối tầng ệm hở cực máng
với nguồn cung cấp +5V qua một iện trở kéo lên (pull up) có giá trị 3,3k . Cách nối này có ƣu iểm
là cả iều khiển CMOS và tầng ệm CMOS ều ƣợc cung cấp nguồn +12V, không kể lối ra hở cực máng giao diện với TTL TÓM TẮT
Chƣơng 3 ã trình bày cấu trúc, nguyên lý và ặc iểm của cổng thƣờng dùng. Xuất phát từ thực
tế mạch iện ã vi mạch hoá, nên trọng tâm chú ý nghiên cứu của chúng ta là các cổng ƣợc vi mạch hoá.
Có 2 loại vi mạch số phổ biến nhất : TTL và MOS. TTL là công nghệ iển hình trong nhóm
công nghệ transistor bao gồm TTL, HTL, ECL…, MOS là công nghệ vi mạch sử dụng MOSFET,
trong ó iển hình là MOS…
Đồng thời trong chƣơng 3 cũng ƣa ra vấn ề giao tiếp giữa các họ cổng ó với nhau. lOMoARcPSD| 36067889 Mục lục CÂU HỎI ÔN TẬP
1. Chức năng của mạch logic RTL có sơ ồ nhƣ hình vẽ sau: 12 V 5 V 5 k 1 k D A Z 5 k B 5 ,7 V 0 V 5 V 10 k 0 V -12 V 0 V a. NOR b. OR c. AND d. NAND
2. Với mạch có sơ ồ nhƣ trong câu hỏi 1, nhƣng iện áp logic lối vào tƣơng ứng với các mức
logic cao và thấp lần lƣợt là 10 V và 0 V thì chức năng của mạch là gì? a. NOR b. OR c. AND d. NAND
3. Cho mạch có sơ ồ nhƣ sơ ồ sau, iện áp logic lối và tƣơng ứng với các mức logic cao và
thấp lần lƣợt là 1 V và 0 V, nêu chức năng của mạch? 12 V 5 V 1 k 1 k D A 1 k Z B 5 ,7 V 0 V 1 V 10 k 0 V -12 V 0 V a. NOR b. OR lOMoARcPSD| 36067889 Mục lục c. AND d. NAND
4. Chức năng của diode D3 trong sơ ồ sau là gì?
a. Cách ly transistor Q3 và Q4
b. Dịch mức iện áp làm cho Q3 và Q4 không bao giờ cùng óng hoặc cùng mở c. Chống nhiễu lối ra
d. Cách ly Q4 khỏi mạch ngoài nối vào ầu ra f
5. Chức năng của mạch biểu diễn trong sơ ồ nhƣ câu hỏi 4 sẽ thay ổi thế nào nếu diode D3
chuyển tới chân base của transistor Q3 (cathode D3 nối với base Q3 còn anode nối với collector Q2)? a. Q3 luôn cấm b. Q3 luôn mở
c. Chức năng của mạch không thay ổi
d. Lối ra luôn ở trạng thái treo
6. Cổng collector hở sẽ hoạt ộng bình thƣờng nhƣ các cổng logic bình thƣờng nếu :
a. Lối ra ƣợc nối lên nguồn thông qua một trở gánh
b. Lối ra ƣợc nối lên nguồn thông qua một tụ gánh
c. Lối ra nối xuống ất thông qua một trở
d. Lối ra nối xuống ất thông qua một tụ
7. Tác dụng của trạng thái trở kháng lối ra cao trong cổng ba trạng thái là : lOMoARcPSD| 36067889 Mục lục
a. Đƣa ra mức logic thứ 3 là trung bình của hai mức cao và thấp
b. Cách ly giữa các lối ra của các cổng logic khi chúng cùng ƣợc nối vào một lối vào
c. Có mức logic thấp nhƣng trở kháng cao
d. Có mức logic cao nhƣng trở kháng cao
8. Mạch iện ƣợc biểu diễn trong sơ ồ sau có còn hoạt ộng nhƣ bình thƣờng không nếu nhƣ diode D1 bị nối tắt ?
a. Mạch trở thành cổng NAND với hai trạng thái lối ra nhƣ các cổng NAND thƣờng
b. Mạch trở thành cổng NOR
c. Trạng thái lối ra không theo logic cơ bản nào
d. Vẫn hoạt ộng bình thƣờng là cổng NAND 3 trạng thái
9. Mạch iện nhƣ trong câu hỏi 8 có còn hoạt ộng nhƣ bình thƣờng không nếu nhƣ iện trở R4 có giá trị bằng 10 k?
a. Nó sẽ hoạt ộng nhƣ mạch NOR
b. Nó sẽ hoạt ộng nhƣ mạch XOR
c. Vẫn hoạt ộng bình thƣờng
d. Cả ba cách trả lời trên ều sai
10. Với mạch iện TTL nhƣ sơ ồ trong câu hỏi 4, hiện tƣợng gì sẽ xảy ra khi một trong hai lối vào ể lửng? lOMoAR cPSD| 36067889 Mục lục
a. Lối vào này ƣợc tính logic 0
b. Lối vào này ƣợc tính logic 1 c. Mạch không hoạt ộng
d. Cả ba cách trả lời trên ều sai
11. So sánh cổng NOT họ MOS và CMOS ta thấy :
a. Công suất tiêu thụ của MOS cao hơn CMOS
b. Công suất tiêu thụ của CMOS cao hơn MOS
c. Công suất tiêu thụ của hai họ nhƣ nhau
d. Cả ba cách trả lời trên ều sai
12. Có cho phép ầu vào của mạch CMOS ể lơ lửng không? Có thể nói ầu vào ể lửng tƣơng
ƣơng với mức cao không?
a. Đƣợc- Có thể coi là mức 1
b. Đƣợc- Phải coi là mức 0
c. Không ƣợc- Để mạch hoạt ộng bình thƣờng thì ầu vào không dùng phải nối với mức logic 0
d. Không ƣợc- Để mạch hoạt ộng bình thƣờng thì ầu vào không dùng phải nối với mức logic 1
13. Cổng truyền dẫn là cổng
a. Chỉ cho phép tín hiệu số i qua theo một chiều nhất ịnh
b. Chỉ cho phép tín hiệu số i qua theo hai chiều
c. Chỉ cho phép tín hiệu tƣơng tự i qua theo một chiều nhất ịnh
d. Cho phép tín hiệu tƣơng tự i qua theo hai chiều
14. Ƣu iểm của các cổng logic họ ECL là lOMoARcPSD| 36067889 Mục lục
a. Tần số công tác nhanh
b. Điện áp nguồn nuôi thấp
c. Công suất tiêu thụ thấp d. Độ chống nhiễu cao lOMoARcPSD| 36067889 Mục lục ĐÁP ÁN 1.d 2.a 3.d 4.b 5.c 6.a 7.b 8.c 9.d 10.b 11.a 12.d 13.d 14.a lOMoARcPSD| 36067889 Mục lục
CHƢƠNG 4. MẠCH LOGIC TỔ HỢP GIỚI THIỆU CHUNG
Các hàm logic ƣợc thực hiện nhờ các hệ vật lý gọi là các hệ logic hay là các mạch logic.
Trong chƣơng 4 chúng ta ề cập ến các mạch logic tổ hợp, tức là các mạch mà tín hiệu ở ầu ra chỉ
phụ thuộc vào tín hiệu ở ầu vào của mạch tại thời iểm ang xét. Nói cách khác, các tín hiệu ra không
phụ thuộc vào "lịch sử " của tín hiệu vào trƣớc ó, nghĩa là các hệ này làm việc theo nguyên tắc
không có nhớ. Hoạt ộng của các mạch tổ hợp ƣợc mô tả bằng các bảng trạng thái hoặc bằng các
hàm chuyển mạch logic ặc trƣng cho quan hệ giữa các ại lƣợng vào và ra của hệ thống. Về mặt cấu
trúc, các mạch tổ hợp không chứa một thiết bị hoặc một phần tử nhớ thông tin nào cả.
Trong chƣơng này ề cập ến các mạch iện cụ thể thực hiện các chức năng khác nhau của hệ
thống số. Các mạch iện này ƣợc thiết kế dựa trên các cổng logic tổ hợp. Các cổng logic này ƣợc
tích hợp trong một IC cỡ vừa (MSI) có chứa khoảng vài chục tới vài trăm các các cổng logic cơ sở
ó ƣợc xét ến ở chƣơng 4. Những linh kiện này ƣợc chế tạo nhằm thực hiện một số các hoạt ộng
thu nhận, truyền tải, biến ổi các dữ liệu thông qua tín hiệu nhị phân, xử lý chúng theo một phƣơng thức nào ó.
Phần ầu của chƣơng giới thiệu cách phân tích và thiết kế các mạch logic tổ hợp ơn giản.
Phần tiếp theo giới thiệu về Hazard trong mạch logic tổ hợp. Đây là phần rất quan trọng khi
thiết kế mạch. Nếu không ể ý ến hiện tƣợng này có thể dẫn ến sự làm việc sai lệch của cả hệ thống.
Phân tích và nhận dạng Hazard có ý nghĩa rất quan trọng không những trong tổng hợp các hệ logic
mà cả trong tự ộng chẩn oán trạng thái làm việc của chúng.
Phần tiếp theo giới thiệu một số mạch tổ hợp thông dụng trong các hệ thống số:
- Mã hoá và giải mã các luồng dữ liệu nhị phân.
- Hợp kênh và phân kênh ể chọn hoặc chia tách các luồng số nhị phân theo những
yêu cầu nhất ịnh ể ịnh tuyến cho chúng trong việc truyền dẫn thông tin, - Các mạch cộng, trừ.
- Các phép so sánh số ể ánh giá ịnh tính và ịnh lƣợng trọng số của các số nhị phân.
- Mạch tạo và kiểm tra tính chẵn lẻ.
- Đơn vị số học và logic (ALU). 4.1 KHÁI NIỆM CHUNG
Căn cứ vào ặc iểm và chức năng logic, các mạch số ƣợc chia thành 2 loại chính: mạch tổ hợp
và mạch tuần tự (mạch tuần tự ƣợc trình bày ở chƣơng sau).
1) Đặc iểm cơ bản của mạch tổ hợp
Trong mạch số, mạch tổ hợp là mạch mà trị số ổn ịnh của tín hiệu ầu ra ở thời iểm ang xét
chỉ phụ thuộc vào tổ hợp các giá trị tín hiệu ầu vào. Đặc iểm cấu trúc mạch tổ hợp là ƣợc cấu trúc
nên từ các cổng logic. Vậy các mạch iện cổng ở chƣơng 2 và các mạch logic ở chƣơng 3 ều là các mạch tổ hợp. lOMoARcPSD| 36067889 Mục lục
2) Phương pháp biểu diễn chức năng logic
Các phƣơng pháp thƣờng dùng ể biểu diễn chức năng logic của mạch tổ hợp là hàm số logic,
bảng trạng thái, sử dụng logic, bảng Cac nô (Karnaugh), cũng có khi biểu thị bằng ồ thị thời gian dạng xung.
Đối với vi mạch cỡ nhỏ (SSI) thƣờng biểu diễn bằng hàm logic. Đối với vi mạch cỡ vừa
(MSI) thƣờng biểu diễn bằng bảng trạng thái.
Sơ ồ khối tổng quát của mạch logic tổ hợp ƣợc trình bày ở hình 4-1.
Hình 4-1 Sơ ồ khối tổng Mạch
quát của mạch logic tổ hợp . logic tổ hợp Y
Nhƣ vậy, mạch logic tổ hợp có thể có n lối vào và m lối ra. Mỗi lối ra là một hàm của các
biến vào. Quan hệ vào, ra này ƣợc thể hiện bằng hệ phƣơng trình tổng quát sau: Y0 = f1(x0,x1,...,xn-1); Y1 = f2(x0,x1,...,xn-1); … Ym-1 = fm-1(x0,x1,...,xn-1).
Từ ó, ta thấy rằng ặc iểm nổi bật của mạch logic tổ hợp là hàm ra chỉ phụ thuộc các biến vào
mà không phụ thuộc vào trạng thái của mạch. Cũng chính vì thế, trạng thái ra chỉ tồn tại trong thời gian có tác ộng vào.
Thể loại của mạch logic tổ hợp rất phong phú. Phạm vi ứng dụng của chúng cũng rất rộng.
4.2 PHÂN TÍCH MẠCH LOGIC TỔ HỢP
Phân tích mạch logic tổ hợp là ánh giá, phê phán một mạch ó. Trên cơ sở ó, có thể rút gọn,
chuyển ổi dạng thực hiện của mạch iện ể có ƣợc lời giải tối ƣu theo một nghĩa nào ấy.
Mạch tổ hợp có thể bao gồm hai hay nhiều tầng, mức ộ phức tạp của của mạch cũng rất khác nhau.
Nếu mạch ơn giản thì ta tiến hành lập bảng trạng thái, viết biểu thức, rút gọn, tối ƣu (nếu cần) và
cuối cùng vẽ lại mạch iện.
Nếu mạch phức tạp thì ta tiến hành phân oạn mạch ể viết biểu thức, sau ó rút gọn, tối ƣu (nếu cần)
và cuối cùng vẽ lại mạch iện.
4.3 THIẾT KẾ MẠCH LOGIC TỔ HỢP
Thiết kế là bài toán ngƣợc với bài toán phân tích. Nội dung thiết kế ƣợc thể hiện theo tuần tự sau: lOMoARcPSD| 36067889 Mục lục 1-
Phân tích bài toán ã cho ể gắn hàm và biến, xác lập mối quan hệ logic giữa hàm và các biến ó; 2-
Lập bảng trạng thái tƣơng ứng;
4- Từ bảng trạng thái có thể viết trực tiếp biểu thức ầu ra hoặc thiết lập bảng Cac nô tƣơng ứng; 4-
Dùng phƣơng pháp thích hợp ể rút gọn, ƣa hàm về dạng tối giản hoặc tối ƣu theo mong muốn; 5-
Vẽ mạch iện thể hiện.
Ví dụ : Một ngôi nhà hai tầng. Ngƣời ta lắp hai chuyển mạch hai chiều tại hai tầng, sao cho
ở tầng nào cũng có thể bật hoặc tắt èn. Hãy thiết kế một mạch logic mô phỏng hệ thống ó? Lời giải:
+ Nếu ký hiệu hai công tắc là hai biến A, B. Khi ở tầng 1 ta bật èn và lên tầng 2 thì tắt èn i
và ngƣợc lại. Nhƣ vậy èn chỉ có thể sáng ứng với hai tổ hợp chuyển mạch ở vị trí ngƣợc nhau. Còn
èn tắt khi ở vị trí giống nhau. Hệ thống chiếu sáng trong có sơ ồ nhƣ hình 4-2.
Bảng trạng thái mô tả hoạt ộng của hệ nhƣ chỉ ở bảng 4-1.
Biểu thức của hàm là: f AB AB = A B
Hình 4-2 Mạch iện của hệ thống hoặc chiếu sáng f AB A AB B
Đây là hàm cộng XOR ã quen thuộc ở các chƣơng trƣớc. Hàm này có thể ƣợc thể hiện bằng
nhiều kiểu mạch khác nhau. Hình 4-3 là một dạng sơ ồ thể hiện hàm f. B f Bảng Hình
4.4 HAZARD TRONG MẠCH TỔ HỢP 4.4.1. Khái niệm. lOMoARcPSD| 36067889 Mục lục
Việc thiết kế các mạch logic nhìn chung không phức tạp, vì cần có biểu thức toán là ta có thể
vẽ ra ƣợc mạch iện và lắp ráp thành hệ thống iều khiển. Trên thực tế, không phải mạch nào cũng
có thể hoạt ộng tốt ƣợc, nguyên nhân là do cấu trúc của mạch tổ hợp gây ra, hiện tƣợng hoạt ộng
không ổn ịnh xảy ra trong mạch tổ hợp ƣợc gọi là hazard.
Hazard còn ƣợc gọi là sự "sai nhầm", hoạt ộng lúc ƣợc lúc không của mạch logic. Sự "sai
nhầm" này có thể xảy ra trong một mạch iện hoàn toàn không có hỏng hóc linh kiện. Tức là trong
mạch, các linh kiện hoàn toàn tốt nhƣng iều khiển chức năng lúc ƣợc lúc không. Nói chung là mạch
hoạt ộng không có sự tin cậy. Hiện tƣợng của Hazard trong mạch tổ hợp có thể gặp là:
- Hazard chỉ xuất hiện một lần và không bao giờ gặp lại nữa.
- Hazard có thể xuất hiện nhiều lần (theo một chu kỳ nào ó hoặc không theo một chu kỳ nào).
- Hazard có thể do chính chức năng của mạch iện gây ra. Đây là trƣờng hợp khó giải quyết nhất khi thiết kế.
Nhƣ ta ã biết, một trong các ặc tính quan trọng nhất của mạch iện khi hoạt ộng là quán tính,
ộ linh ộng hay sự chậm trễ của mạch. Chính sự chậm trễ này làm cho tín hiệu từ ầu vào không thể
truyền ngay tức khắc tới ầu ra của mạch iện, iều này làm cho các thiết bị iều khiển phía sau không
thể có phản ứng tức khắc ối với tín hiệu ƣa vào. Do tất cả các mạch iện ều có thời gian trễ nhất ịnh,
ngay cả ở các mạch vi iện tử cũng có thời gian trễ. Sự thay ổi nhiệt ộ môi trƣờng cũng làm cho thời
gian trễ thay ổi, dẫn ến sự sai lệch khi iều khiển của mạch logic, ó chính là hazard.
4.4.2. Bản chất của Hazard
Để hiểu ƣợc nguyên nhân xuất hiện hazard trong mạch logic tổ hợp, hazard chỉ xuất hiện
trong mạch tổ hợp mà không xuất hiện ở bất kỳ hệ thống iện tử nào khác. Ta xét ví dụ sau:
Giả sử tín hiệu vào là X = (x1, x2, x3, x4) thay ổi giá trị từ (0 0 0 1) ến (1 1 1 1), tức là (X) thay
ổi từ Q P. Nhìn vào bảng Cac nô trên ta thấy áp ứng ra của mạch logic tổ hợp khi tín hiệu vào bị thay ổi có giá
f(Q) = f(0001) = 1 f(P) = f(1111)= 1 trị: 0 1 1 0 1 M ( x ) 0 ạch logic 2 1
Nhƣ vậy tín hiệu vào (X) thay ổi giá trị từ Q = (0001) ến P = (1111) làm cho áp ứng ra của
mạch bị thay ổi giá trị từ , sự thay ổi iều khiển ở ầu ra của mạch theo sự 1 sang lOMoAR cPSD| 36067889 Mục lục
1 thay ổi tín hiệu vào (X) iều này hoàn toàn chính xác, khi ó hazard không xuất hiện và không
xảy ra iều khiển bị sai nhầm.
Nhƣng thực tế có thể không ƣợc nhƣ vậy vì khi tín hiệu vào thay ổi từ Q = (0001) ến P =
(1111), ta thấy tín hiệu x1, x2, x3 bị thay ổi còn giá trị x4 không bị thay ổi. Mạch iện nào cũng xuất
hiện thời gian trễ là ( ) và sự thay ổi giá trị (0 1 hay 1 0) của tín hiệu ều có thời gian trễ nhất ịnh.
Trong trƣờng hợp này, các tín hiệu vào (x1, x2, x3) có giá trị logic bị thay ổi khi ta thay ổi bộ
tín hiệu vào, và chúng sẽ có một thời gian trễ nhất ịnh (có thể rất nhỏ, cỡ s hay ns). Mặt khác, thời
gian trễ của mỗi ƣờng tín hiệu vào (xi) lại khác nhau, dù cùng một chủng loại IC. Nhƣ vậy nếu (x1,
x2, x3) ƣợc thay ổi ồng thời và chúng có thời gian trễ khác nhau thì vẫn xảy ra hiện tƣợng "chạy ua"
của tín hiệu vào tới ầu ra của mạch iện.
Vì có sự "chạy ua" giữa ba tín hiệu vào (x1, x2, x3) (x4 không thay ổi nên không ua), giả sử x2
chạy nhanh hơn (có thời gian trễ nhỏ hơn) x1, x2 (giả sử thời gian trễ của hai tín hiệu này bằng nhau).
Mối quan hệ này ta có thể biểu diễn nhƣ sau: (X) (x1 x2 x3 x4) Đáp ứng ra t0 0 0 0 1 f(Q) = 1 t'0 0 1 0 1 f(0101) = 0 t1 1 1 1 1 f(P) = 1
Do x2 "chạy" nhanh hơn x1 và x3 nên giá trị của x2 chuyển từ 0 sang 1 trƣớc giá trị của x1 và
x3. Sau một thời gian thì (x1, x3) mới chuyển từ 0 sang 1.
Quan hệ "chạy ua" giữa ba tín hiệu vào ƣợc minh hoạ bằng biểu ồ sau:
Do x2 "chạy nhanh" hơn (x1, x3) nên trong khoảng thời gian t ã xuất hiện một xung zêrô nhất
thời. Nhƣ vậy trong thời gian trễ của mạch tín hiệu ra ã thay ổi từ 1 0 1 ( úng ra là không ƣợc
thay ổi), tạo ra một xung kim nhất thời. Hiện tƣợng xuất hiện một xung zêrô ở ầu ra của mạch ƣợc
gọi là hiện tƣợng hazard và ây là hazard nhất thời, nó chỉ xuất hiện trong thời gian trễ sau ó lại
mất ngay. Nhƣ vậy ta có thể nói rằng sự "chạy thời ua" của
tín hiệu vào gây ra hazard, hay thời gian trễ của gian trễ mạch sẽ
làm xuất hiện hazard, ó là tín hiệu iều khiển không mong muốn ở ầu ra.
Xung Hazard là một xung kim xuất hiện ở ầu ra
của mạch logic tổ hợp, vì thời gian xuất hiện ( t)
nhỏ hơn thời gian trễ của mạch ( ) nên xung hazard
có thể xuất hiện nhƣng không gây nguy hiểm, không gây ra sự iều
khiển sai nhầm. Vì xung hazard quá hẹp nên năng
lƣợng của nó không ủ lớn ể có thể kích nhầm hay kích
ƣợc các mạch iện tiếp
theo, do ó dù có xung hazard nhƣng mạch iện vẫn hoạt
ộng tốt. Xung hazard chỉ thật sự lOMoARcPSD| 36067889 Mục lục
nguy hiểm khi ộ rộng t ủ lớn thì nó có ủ năng lƣợng ể lật chuyển mạch iện tiếp t0 t- theo gây ra
hiện tƣợng iều khiển nhầm. Hình 4-5. Hiện tƣợng
Nhƣ vậy có thể thấy với bộ tín hiệu vào thay ổi kiểu khác với tổ hợp trên thì có thể không
xuất hiện xung hazard. Hay với một chức năng khác dù có hiện tƣợng "chạy ua" tín hiệu vào giữa
(x1,x3 và x2) nhƣ ví dụ trên nhƣng có f(0101) = 1 thì hazard cũng không thể xuất hiện do xung zêrô
nhất thời không có.Do vậy ta thấy hiện tƣợng hazard xuất hiện rất ngẫu nhiên cho dù mạch iện chứa toàn các linh kiện tốt. 4.4.3. Phân loại.
Đầu tiên ta ề cập ến một số ịnh nghĩa tên gọi khi nói về hazard nhƣ sau:
Q = (q1, q2, ....qk, qk+1,...qn )
P = (q ,q1 2...q ,qk k 1 ,...qn )
Ở ây P và Q là tập tín hiệu vào của mạch, nhƣng yêu cầu giữa P và Q cần có số lƣợng vị trí
thay ổi giá trị logic 2, vì chỉ khi tập tín hiệu vào thay ổi giá trị logic ồng thời với ít nhất 2 vị trí (2
biến số) thì mới xuất hiện hiện tƣợng "chạy ua" tín hiệu vào, và khi ó hazard mới có khả năng xuất
hiện. Còn nếu tín hiệu vào chỉ thay ổi giá trị lần lƣợt trên từng ầu vào một thì sẽ không có hiện
tƣợng chạy ua tín hiệu và hazard không thể xuất hiện ƣợc.
Định nghĩa 1: Nếu tập tín hiệu vào (X) thay ổi từ Q sang P thì ƣợc gọi là có sự chuyển ổi từ Q sang P (Q P).
Định nghĩa 2: Hazard nhất thời xuất hiện trong mạch logic tổ hợp là hiện tƣợng tín hiệu ra
ở một hoặc nhiều ầu ra của mạch xuất hiện khác với các giá trị quy ịnh cho chúng theo hàm Boole
trong thời gian chuyển ổi từ Q P.
Định nghĩa 3: Hazard nhất thời xuất hiện trong mạch logic tổ hợp trong thời gian chuyển ổi
từ Q P gọi là hazard tĩnh nếu và chỉ nếu f(Q) = f(P). Ở ây f(X) là hàm logic ƣợc thực hiện bởi các mạch ã cho.
Định nghĩa 4: Hazard nhất thời xuất hiện trong mạch logic tổ hợp trong thời gian chuyển
ổi từ Q P gọi là hazard ộng nếu và chỉ nếu f(Q) f(P) . Nhƣ vậy khi có hazard nhất thời ộng thì
tín hiệu ở ầu ra thay ổi ít nhất ba lần, ví dụ 1 0 1 0, nghĩa là có ít nhất hai xung nhiễu xuất hiện.
Loại hazard này thƣờng xảy ra trong các mạch tổ hợp.
Định nghĩa 5: Hazard nhất thời gọi là hazard hàm số trong thời gian chuyển ổi từ Q P nếu: - f(Q)=f(P)
- Hàm f(X) lấy cả hai giá trị 1 và 0 trong thời gian chuyển ổi từ Q P
Định nghĩa 6: Hazard nhất thời gọi là hazard logic trong thời gian chuyển ổi từ Q P nếu: - f(Q)=f(P)
- Hàm f(X) chỉ nhận một giá trị nhƣ nhau (hoặc 0 hoặc 1)
- Trong thời gian chuyển ổi từ Q P xuất hiện một xung hazard ở ầu ra. lOMoARcPSD| 36067889 Mục lục
4.4.3.1. Hazard tĩnh trong mạch logic.
Do có hiện tƣợng "chạy ua" giữa các tín hiệu vào với nhau trong thời gian chuyển từ Q P
mà xuất hiện hazard. Nếu f(Q) = f(P) tức là có sự thay ổi của tín hiệu vào nhƣng sự iều khiển ở ầu
ra của mạch logic vẫn không ổi dù là 0 hay 1, nhƣng xuất hiện hazard, khi số lƣợng tín hiệu chạy
ua không nhiều, ó chính là hazard tĩnh.
Hazard nhất thời cũng chính là hazard tĩnh, tức là loại hazard chỉ xuất hiện nhƣ một xung
không theo quy ịnh của hàm logic. Hiện tƣợng này không nguy hiểm, vì ộ rộng của xung hazard
tĩnh t luôn nhỏ hơn thời gian trễ của mạch, nên mạch logic vẫn hoạt ộng bình thƣờng dù có xuất hiện hazard.
Nhƣng hazard tĩnh nguy hiểm ở chỗ: nó có thể gây ra "sai nhầm" cho iều khiển của hệ thống
logic khi giá trị ộ rộng hazard ( t) ủ lớn, iều này sẽ xảy ra khi sự "chạy ua" của tín hiệu vào quá
chênh lệch, nghĩa là có tín hiệu vào "chạy" quá nhanh còn tín hiệu khác lại "chạy" quá chậm, hiện
tƣợng này ƣợc minh hoạ ở hình 4-6.
Ta thấy x2 trong quá trình "chạy ua" (thay ổi giá trị logic) ã "chạy" nhanh hơn so với tín hiệu
x1, x4, thể hiện ở hình vẽ ộ dốc xung x2 lớn hơn, iều ó làm cho t của xung hazard tăng theo, khi ó
xung hazard trở nên "nguy hiểm" hơn vì nó có thể kích lật chuyển một mạch iện tiếp sau hệ thống
mạch logic, gây hiện tƣợng iều khiển "sai nhầm" trong mạch logic. x t 0 t ' 0 Hình 4-6. Chạy ua ở
4.4.3.2. Hazard ộng trong mạch logic.
Trong thực tế khi thay ổi tín hiệu vào của mạch logic ứng với quá trình chuyển ổi (Q P) có
thể có rất nhiều tín hiệu vào cùng thay ổi khi ó có sự chạy ua của các tín hiệu vào tới ầu ra của
mạch. Ví dụ trƣờng hợp Q = (0000); P = (1101), dễ dàng nhận thấy có sự chạy ua (X) (X (x1 x2 x3 x4) lOMoARcPSD| 36067889 Mục lục t0 0 0 0 0 f(Q) = 1 t'0 0 1 0 0 f(X') = 0 t"0 1 1 0 0 f(X") = 1 t1 1 1 0 1 f(P) = 0
Do có nhiều tín hiệu vào ồng thời thay ổi giá trị logic từ 0 sang 1 và từ 1 về 0 mà mỗi tín hiệu
vào có tốc ộ "chạy" khác nhau nên vô tình làm cho giá trị hàm f(X) ở ầu ra thay ổi nhƣ ở hình bên.
Hiện tƣợng tín hiệu ra f(X) thay ổi giá trị từ 1 0 1 0 ƣợc gọi là hazard ộng, tức là xuất hiện nhiều
xung không cần thiết trong khoảng thời gian trễ của mạch ( ). Nhƣ vậy trong thời gian rất nhỏ
xuất hiện rất nhiều xung hazard nhỏ hơn thì ta có thể hiểu là xung hazard ộng không có gì nguy
hiểm cả, vì một xung bị chia ra nhiều xung con thì năng lƣợng còn rất nhỏ và ộ rộng xung quá bé
nên không ủ kích mạch khác ƣợc. Hiện tƣợng này ta có thể hiểu là khi èn dang sáng ta cho tín hiệu
thay ổi ể èn tắt nhƣng do có hiện tƣợng chạy ua nên sau khi èn tắt thì lại hơi sáng lên rồi mới tắt hẳn.
Hazard ộng ít có khả năng gây ra iều khiển "sai nhầm" trong mạch logic tổ hợp. ( ' t0 t 0 Hình 4-7. Hazard
4.4.3.3. Hazard hàm số trong mạch logic.
Hazard có thể xuất hiện do chức năng của mạch trong cả hai trƣờng hợp là hàm f(X) lấy giá trị logic là 0 hoặc 1.
Hazard nhất thời gọi là hazard hàm số trong thời gian chuyển ổi từ Q P nếu: - f(Q)=f(P)
- Hàm f(X) lấy cả hai giá trị 1 và 0 trong thời gian chuyển ổi từ Q P
Điều này có nghĩa là trong thời gian chuyển ổi Q P thì hàm logic không thay ổi giá trị
(f(Q)=f(P)), nhƣng nếu lấy f(Q)=f(P) = 0 thì thì hazard vẫn xuất hiện hoặc lấy f(Q)=f(P)=1 thì
hazard vẫn xảy ra. Hiện tƣợng này ƣợc gọi là hazard hàm số. Trên thực tế có những hàm số hazard lOMoARcPSD| 36067889 Mục lục
nhất thời chỉ xuất hiện khi iều khiển logic là 1 (f(X) = 1) còn iều khiển logic ở ầu ra là 0 thì không
có hazard nhất thời xuất hiện và ngƣợc lại có thể iều khiển ra không bị hazard.
Độ nguy hiểm của hazard hàm số cũng giống nhƣ hazard tĩnh, nhƣng nó nguy hiểm hơn một
mức nữa vì bất kỳ quá trình iều khiển nào (0 hay 1) ều có khả năng xuất hiện hazard, tức là iều có
khả năng gây ra "sai nhầm" khi iều khiển mạch.
4.4.3.4. Hazard logic trong mạch logic.
Đây là loại hazard nguy hiểm nhất, hay gây ra iều khiển "sai nhầm" nhiều nhất trong các hệ
thống mạch tổ hợp iều khiển.
Bản chất của loại hazard này nhƣ sau:
Khi tập tín hiệu vào của hàm logic thay ổi ồng thời nhiều biến trong thời gian chuyển ổi Q
P, mà mỗi một lần tín hiệu vào có thời gian trễ khác nhau, trong quá trình "chạy ua" này gặp phải
trƣờng hợp Q = (00000), P = (11101)
(X) (x1 x2 x3 x4 x5) t0 0 0 0 0 0 f(Q) = 1 t'0 0 0 1 0 0 f(X') = 0 t"0 0 1 1 0 0 f(X") = 0 t"'0 0 1 1 0 1 f(X"') = 0 t1 1 1 1 0 1 f(P) = 1
Hiện tƣợng hazard logic ƣợc mô tả trên hình 4-8:
Hazard nhất thời gọi là hazard logic trong thời
gian chuyển ổi từ Q P nếu: ( - f(Q)=f(P)
- Hàm f(X) chỉ nhận một giá trị nhƣ nhau (hoặc 0 hoặc 1)
- Trong thời gian chuyển ổi từ Q P xuất hiện
một xung hazard có ộ rộng t lớn ở ầu ra, khi quá trình chạy ua ngẫu nhiên của t 0 t ' 0 t " 0 Hình 4-8. Hazard
các tín hiệu vào tạo ra hàm f(X) có cùng một giá trị logic. lOMoARcPSD| 36067889 Mục lục
Nhƣ vậy trong quá trình chuyển ổi từ Q P của tập tín hiệu vào, có nhiều tín hiệu cùng
thay ổi giá trị và hàm logic vô tình hay ngẫu nhiên xảy ra trƣờng hợp có cùng một giá trị logic
hazard ở ầu ra f(X) của mạch. Điều ó tạo nên một xung hazard ở ầu ra của của mạch ộ rộng
t lớn lên rất nhiều, khi t lớn làm cho xung
hazard có năng lƣợng lớn ủ khả năng kích (
chuyển một mạch tiếp theo sau mạch iều khiển,
iều ó gây ra hiện tƣợng iều khiển "sai nhầm"
trong hệ thống logic tổ hợp. Đây là iều vô cùng
nguy hiểm ối với các hệ thống tổ hợp cỡ lớn có nhiều ầu vào.
Trên thực tế quá trình chuyển ổi từ Q P
trong mạch logic tổ hợp rất t0_
phức tạp, rất ít khi gặp từng loại hazard Hình 4-9. Hiện tƣợng tổng quát xuất hiện riêng biệt mà
gặp sự tổ hợp hỗn loạn các loại hazard trên. Hiện tƣợng này ƣợc minh hoạ bằng hình 4-9.
Tóm lại, mỗi một mạch iều khiển có thể xuất hiện nhiều loại hazard, có mạch logic có số
lƣợng biến số "chạy ua" rất lớn nhƣng hazard lại không xuất hiện, nhƣng có mạch rất ơn giản thì
hazard lại xuất hiện và gây ra iều khiển "sai nhầm". Vì vậy muốn khắc phục ƣợc hazard thì phải
căn cứ vào mạch iện cụ thể của nó, rồi dùng kỹ thuật phân tích phát hiện khả năng xuất hiện hazard,
sau ó tìm cách khắc phục hazard. Sau ây là một vài biện pháp khắc phục và hạn chế sự xuất hiện
hazard trong hệ thống logic diều khiển.
4.4.4. Các biện pháp khắc phục Hazard.
Nhƣ ã phân tích ở trên, hazard xuất hiện do có sự chạy ua tín hiệu vào trong hệ logic tổ hợp,
nói cách khác hazard xuất hiện là do sự khác nhau về thời gian trễ truyền lan từ ầu vào ến ầu ra của
mạch, từ ó ta có những biện pháp khắc phục hazard nhƣ sau:
- Biện pháp ơn giản nhất làm biến mất hazard là không ể xuất hiện quá trình chạy ua của các
tín hiệu vào trong mạch logic, nghĩa là chỉ thay ổi giá trị logic trên một ầu vào tín hiệu. Khi chỉ có
một tín hiệu vào "chạy" trong mạch logic thì sẽ không còn " ua" tín hiệu nữa và chắc chắn hazard
không thể xuất hiện. Nhƣng nhƣ vậy cũng có nghĩa là từng tín hiệu vào thay ổi giá trị logic sẽ làm
cho mạch hoạt ộng châm chạp, và không phải quá trình iều khiển nào cũng cho phép làm nhƣ vậy,
thông thƣờng có sự thay ổi nhiều tín hiệu vào cùng một lúc.
- Tiếp theo khi phải chấp nhận quá trình chuyển ổi từ Q P có nhiều tín hiệu thay ổi hay có
nhiều biến (X) chạy ua. Cách khắc phục là chọn giá trị linh kiện hay IC có thời gian trễ nhỏ. Vì
ta biết hazard chỉ xuất hiện trong thời gian trễ của mạch, càng nhỏ nghĩa là xung hazard có ộ rộng
t nhỏ, và nhƣ vậy nó không có ủ năng lƣợng ể kích chuyển mạch tiếp theo.Nhƣng khi chọn linh
kiện lắp ráp hệ thống hay chon IC có nhỏ tức là phải chọn linh kiện, IC có chất lƣợng cao, nghĩa
là giá thành của hệ iều hành tăng, ây cũng là vấn ề cần quan tâm khi thiết mạch. lOMoARcPSD| 36067889 Mục lục Hình
- Khi ta chấp nhận có sự chạy ua tín hiệu vào (X) trong quá trình chuyển ổi từ Q P, ồng thời
không dùng linh kiện có chất lƣợng cao ể giảm giá thành và mạch vẫn hoạt ộng tốt ồng thời không
có hazard xuất hiện, thì ta có thể dùng phƣơng pháp khắc phục hazard bằng cách thêm các mạch
trễ trên ƣờng truyền tín hiệu, ể ảm bảo cho thời gian chạy ua của các tín hiệu là tƣơng ƣơng nhau.
Phƣơng pháp này ƣợc minh hoạ ở hình 4-10:
Ta biết tín hiệu x2 chạy nhanh tới ầu ra, nên trên ƣờng truyền của x2 ta cho thêm hai cổng ảo
có thời gian trễ là 1 và 2 ể cho tín hiệu trên x2 xuất hiện ồng thời với x1 và x3, khi ó hazard sẽ
không xuất hiện hoặc sẽ làm giảm bớt hazard . Phƣơng pháp này có gây ra hazard nếu ƣờng trễ
thêm vào lại làm cho x2 chạy quá chậm và lại phát sinh hiện tƣợng chạy ua tín hiệu vào.
Để tránh xảy ra hiện tƣợng chạy ua tín hiệu vào, cần biết chính xác thời gian trễ 1 và 2, sau
ó phải tạo ra ƣợc cổng ảo có thời gian trễ bằng úng giá trị 1 và 2.
- Ở mức cao hơn khi ta phải chấp nhận có sự chạy ua tín hiệu vào trong quá trình chuyển ổi
Q P, không muốn dùng linh kiện có chất lƣợng cao, ồng thời ã thêm các mạch trễ (không ảnh
hƣởng tới chức năng của mạch logic) nhƣng vẫn không thể khắc phục hết hazard thì khi ó ta dùng
xung ồng bộ, tức là ta bất chấp có sự chạy ua của tín hiệu vào, và giữa các ƣờng truyền tín hiệu từ
ầu vào tới ầu ra có thời gian trễ khác nhau. Nhƣng tín hiệu truyền lan trong hệ logic dù nhanh, dù
chậm, ến trƣớc hay ến sau thì chúng chỉ ƣợc lan truyền khi có sự cho phép của xung ồng bộ. Xung
ồng bộ thông thƣờng "chờ" theo ƣờng tín hiệu chạy chậm nhất, khi ó các xung ến sớm phải "chờ"
cho ầy ủ các tín hiệu khác khi ó xung ồng bộ mới cho phép truyền tiếp. Nếu cho thêm vào mạch iều
khiển xung ồng bộ thì cũng có thể giảm áng kể ảnh hƣởng của hazard.
- Trong trƣờng hợp các phƣơng pháp nêu trên ều ƣợc áp dụng nhƣng hiện tƣợng hazard vẫn
xuất hiện thì ta buộc phải thay ổi chức năng iều khiển, tức là thay ổi chức năng của hàm logic của
hệ thống iều khiển tức là phải xây dựng mạch iện khác.
Nhƣ vậy ể có ƣợc một mạch iều khiển tốt, chất lƣợng cao thì phần cứng xây dựng nên mạch
iện mang tính quyết ịnh. Ngƣời thiết kế phải hiểu rất kỹ và sâu sắc hệ thống kỹ thuật mà mình thiết
kế thì mới có thể khắc phục ƣợc hazard trong mạch iện, cũng nhƣ phải biết thêm hay bớt các mạch
iện phụ nhƣ thế nào mà không làm thay ổi chức năng của hệ thống. Từ ó làm cho mạch có chất
lƣợng cao hơn, giá trị kinh tế cũng cao hơn. Điều này cung dễ hiểu là các mạch iện có cùng chức
năng iều khiển nhƣng mỗi hãng sản xuất lại ƣa ra một mạch khác nhau và giá trị kinh tế của chúng
cũng khác nhau, tuỳ thuộc vào trình ộ và sự quan tâm ến việc tăng ộ tin cậy, tăng chất lƣợng iều
khiển mạch của hãng. Nhƣng bản chất vẫn chỉ là làm giảm tối a khả năng xuất hiện hazard trong mạch.
4.5. MẠCH MÃ HOÁ VÀ GIẢI MÃ
4.5.1. Mạch mã hoá.
Mạch iện thực hiện việc chuyển tin tức sang mã, ƣợc gọi là mạch mã hoá hay mạch ghi mã.
4.5.1.1. Mạch mã hoá từ thập phân sang BCD 8421
Sơ ồ khối tổng quát của mạch Mã hoá nhƣ hình 4-7. Mạch gồm 9 lối vào (biến) ứng Với các
chữ số thập phân từ 1 ến 9. Lối vào zero là không cần thiết, vì khi tất cả các lối vào khác bằng 0 thì
lối ra cũng bằng 0. Bốn lối ra A, B, C, D (hàm) thể hiện tổ hợp mã tƣơng ứng với mỗi chữ số thập
phân trên lối vào theo trọng số 8421. Bảng trạng thái của mạch nhƣ bảng 4-3. lOMoARcPSD| 36067889 Mục lục Và Ra o thập BCD 1 phân 8 4 2 2 A 1 3 0 0 0 0 ào a 0 4 1 Mạch 0 0 0 B 2 1 5 3 0 0 1 4Bảng trạng thái
Hình 4-11 Sơ ồ khối của mạch mã 0
Từ bảng trạng thái ta viết ƣợc các hàm ra nhƣ sau: A = 8 +9 = (8,9)
B = 4 + 5 + 6 + 7 = ( 4,5,6,7) C = 2 + 3 + 6 + 7 = (2,3,6,7)
D = 1 + 3 + 5 + 7 + 9 = (1,3,5,7,9)
Căn cứ hệ phƣơng trình, ta xây dựng
ƣợc mạch iện của bộ mã hoá. Hoặc dùng ma trận diode (cổng OR) ể xây dựng
Hoặc có thể ƣợc viết lại nhƣ sau (dùng ịnh lý
DeMorgan) và dùng ma trận diode (cổng AND) ể xây dựng mạch: A 8 9 8 . 9 B 4 5 6 7 4 . 5 . 6 . 7 C 2 3 6 7 2 . 3 . 6 . 7 D 1 3 5 7 9 1 . 3 . 5 . 7 . 9
4.5.1.2. Mạch mã hoá ưu tiên
Trong bộ mã hoá vừa xét trên, tín
hiệu vào tồn tại ộc lập, (không có trƣờng hợp có 2 tổ hợp trở lên ồng thời tác ộng). Bộ mã hoá ƣu
tiên ra ời ể giải quyết trƣờng hợp có nhiều ầu vào tác ộng ồng thời. Đối với các trƣờng hợp này thì
bộ mã hoá ƣu tiên chỉ tiến hành mã hoá tín hiệu vào nào có cấp ƣu tiên cao nhất ở thời iểm xét.
Việc xác ịnh cấp ƣu tiên cho mỗi tín hiệu vào là do ngƣời thiết kế mạch. lOMoARcPSD| 36067889 Mục lục
Bây giờ ta xét nguyên tắc hoạt ộng và quá trình thiết kế của bộ mã hoá ƣu tiên 9 lối vào, 4 lối ra.
Theo ề bài, sự mã hoá thực hiện theo mức ộ ƣu tiên từ L1 ến L9, khi các tín hiệu cùng
tác ộng thì các tín hiệu có mức ƣu tiên thấp
không tác dụng, nghĩa là bất kể mức logic của
nó là 0 hay 1 ều không ảnh hƣởng ến lối ra nên Ra
gọi nó là iều kiện tuỳ chọn, ký hiệu là "x". Vào
Bảng trạng thái phản ánh yêu cầu thiết
kế, mã hoá theo cấp ƣu tiên. A B C Thập phân D
Từ bảng trạng thái ta có thể viết ƣợc
biểu thức lối ra nhƣ sau: 8 4 2 L1L2L3L4L5L6L7L8L9 1
D = 1 tại các lối: + L1 và bằng 0 tại các lối L2, L 0 0 0 0 0 0 0 0 0 0 0 4, L6, L8 0 0 + L3 và bằng 0 tại các lối L4, L6, L8
+ L5 và bằng 0 tại các lối L6, L8
+ L7 và bằng 0 tại các lối L8 + L9 Nên ta viết ƣợc hàm D: D L .L . L . L . L1 24 6 8 L . L . L . L3 4 6 8 L . L . L . L5 4 68 L . L7 8 L9
Tƣơng tự nhƣ vậy ta viết ƣợc hàm của B, C và A nhƣ sau: C L .L . L . L . L2 4 5 89 L . L . L . L . L3 4 5 8 9 L . L . L6 8 9 L . L . L7 8 9 B L . L . L4
89 L . L . L5 89 L . L . L6 89 L . L . L7 8 9 A L .L8 9
Một vài IC thƣờng dùng: 74147 là bộ mã hoá ƣu tiên NBCD 4 bit, 74148 là bộ
mã hoá ƣu tiên NBCD 3 bit.
4.5.2. Bộ giải mã.
Mạch iện thực hiện việc chuyển từ mã sang tin tức ƣợc gọi là mạch giải mã hoá.
4.5.2.1. Bộ giải mã nhị phân D A 0 0 Bộ giải D
Bộ giải mã nhị phân còn có tên là bộ giải mã A 1 1 mã nhị
"1 từ n", bộ giải mã ịa chỉ hoặc bộ chọn phân A n-1 D 2 n- 1
Hình 4-16. Sơ ồ khối của bộ giải mã nhị phân lOMoARcPSD| 36067889 Mục lục
ịa chỉ nhị phân. Chức năng của nó là lựa chọn duy nhất một lối ra (lấy giá trị 1 hoặc 0), khi tác ộng
tới ầu vào một số nhị phân.
Nhƣ vậy, nếu số nhị phân là n bit (n lối vào) sẽ nhận diện ƣợc 2n ịa chỉ khác nhau (trên 2n lối
ra). Nói khác i, mạch chọn ịa chỉ nhị phân là một mạch logic tổ hợp có n lối vào và 2n lối ra, nếu
tác ộng tới ầu vào một số nhị phân thì chỉ duy nhất một lối ra ƣợc lựa chọn, lấy giá trị 1 (tích cực
cao) hoặc 0 (tích cực thấp), các lối ra còn lại ều không ƣợc lựa chọn, lấy giá trị 0 hoặc
1. Sơ ồ khối tổng quát của bộ chọn ịa chỉ nhị phân nhƣ chỉ ở hình 4-16. 7 0 4154
IC 74154 là một bộ chọn ịa chỉ nhị phân 4 vào 16 ra. Ký 1
hiệu logic của nó ƣợc chỉ ra ở hình 4-17. Các lối vào E 2
1, E2, hoạt ộng theo tích cực thấp thƣờng L ƣợc Vào
sử dụng ể mở rộng dung lƣợng hoặc thay ổi chức năng
logic của bộ chọn ịa chỉ. 3 A
Ta có thể mở rộng dung lƣợng bộ chọn ịa chỉ 4 nhị phân
bằng cách ghép các IC có dung lƣợng nhỏ lại với nhau.
Hình 4-17. Ký hiệu logic của IC 74154
4.5.2.2. Mạch giải mã 7 oạn
a) Dụng cụ 7 oạn
Để hiển thị chữ số của một hệ ếm phân bất kỳ, ta có thể
dùng dụng cụ 7 oạn. Cấu tạo của nó nhƣ chỉ ở hình 4-18. Các oạn ƣợc
hình thành bằng nhiều loại vật liệu khác nhau, nhƣng phải có khả năng hiển thị ƣợc trong
các iều kiện ánh sáng khác nhau và tốc ộ chuyển mạch phải ủ lớn. Trong kĩ thuật số, các
oạn thƣờng ƣợc dùng là LED hoặc tinh thể lỏng (LCD).
Đối với LED, mỗi oạn là một Diode phát quang và khi có
dòng iện i qua ủ lớn (5 ến 30 mA) thì oạn tƣơng ứng sẽ sáng. Hình 4-18 Cấu tạo dụng cụ 7 oạn sáng
Ngoài 7 oạn sáng chính, mỗi LED cũng có thêm Diode ể hiển thị dấu phân số khi cần thiết.
LED có hai loại chính: LED Anôt chung và Ktốt chung. Do ó,
logic của tín hiệu iều khiển hai loại này là ngƣợc nhau. b) b =
Mạch giải mã 7 oạn
Nhiệm vụ của ta là phải thiết kế một mạch logic liên hợp với (
4 lối vào và 7 lối ra ể chuyển mã NBCD thành mã 7 oạn. Sơ ồ khối 0
tổng quát của bộ giải mã nhƣ hình 4-19. Từ hình 4-18 dễ nhận thấy
rằng, oạn a sẽ sáng khi hiển thị chữ số : 0 hoặc 2, hoặc 3, hoặc 5, ,
hoặc 7, hoặc 8, hoặc 9. Do ó, ta có thể viết: 1
a = (0,2,3,5,6,7,8,9). Tƣơng tự, ta , có: 2 lOMoARcPSD| 36067889 Mục lục ,3,4,7,8,9), c = (0,1,3,4,5,6,7,8,9), C B 1
Hình 4-19 Sơ ồ khối của mạch giải mã 7 oạn sáng d d = Mạch giải mã 7 (0,2,3,5,6,8,9), e = (0,2,6,8), f = (0,4,5,6,8,9), g = (2,3,4,5,6,8,9).
IC 7447, 74247 (Anốt chung), 7448 (K chung ), 4511 (CMOS) là các IC giải mã từ NBCD
sang thập phân theo phƣơng pháp hiển thị 7 oạn.
4.6 BỘ HỢP KÊNH VÀ PHÂN KÊNH
4.6.1 Bộ hợp kênh (MUX-Multiplexer)
Định nghĩa: Bộ hợp kênh là mạch có 2n lối, n lối vào iều khiển, 1 lối vào chọn mạch và 1 lối ra.
Tuỳ theo giá trị của n lối vào iều khiển mà lối ra sẽ bằng một trong những giá trị ở lối vào
(Xj). Nếu giá trị thập phân của n lối vào iều khiển bằng j thì Y = Xj.
Sơ ồ khối của MUX 2n 1 (2n lối vào, 1 lối ra) ƣợc biểu diễn ở hình 4-20a.
Phƣơng trình tín hiệu ra là:
Y X (A0n 1 An 2 ...A ...A )i0 X (A1n 1 An 2 ...A ...A )i 0
...X2n 1(An 1 An 2 ...A ...A A )i 1 0 lOMoARcPSD| 36067889 Mục lục 0 MU 0 Y- X 1 2 n 1 A
( b). MUX là m ột chuy ển m ạch n-1 n lối vào iều khiển
Hình 4-20. Bộ hợp kênh MUX 2n 1
Thực chất, MUX là chuyển mạch iện tử dùng các tín hiệu iều khiển (An-1An-2…A0) ể iều khiển
sự nối mạch của lối ra với 1 trong số 2n lối vào (hình 4-20b).
Hiện nay, bộ MUX ƣợc dùng nhƣ một phần tử vạn năng ể xây dựng những mạch tổ hợp khác.
4.6.2 Bộ phân kênh (DEMUX-DeMultiplexer)
Định nghĩa: Bộ phân kênh là mạch có 1 lối vào, n lối vào iều khiển, 1 lối vào chọn mạch và 2n lối ra.
Tuỳ theo giá trị của n lối vào iều khiển mà lối ra thứ i (Yi) sẽ bằng giá trị của lối vào. Cụ thể
nếu gọi n lối vào iều khiển là An-1An-2…A0 thì Yi = X khi (An-1An-2…A1A0)2 = (i)10.
Sơ ồ khối của bộ DEMUX 1 lối vào 2n lối ra ƣợc biểu diễn ở hình 4-21. 0 MU 0 Ch ọn X L ố L ố 1 2 n 1 (b). DEMU
X là m ột chuy ển m ạch An-1 Y0 X.An 1 An 2 ...A n lối vào iều ...Ai 0 khiển Y1 X.An 1 An 2 ...A
Hình 4-21. Bộ phân kênh DEMUX 1 ...A Ai 1 0
Phƣơngtrình tín hiệu ra của DEMUX 1 2 .............. n : n lOMoARcPSD| 36067889 Mục lục Y2n 1 X.An 1 .An 2 ...A ...Ai 0 M
Bộ phân kênh còn ƣợc gọi là bộ giải mã 1 trong 2n. Tại một thời ạch
lối ra ở mức tích cực. toàn tổng 4.7 MẠCH CỘNG
Hình 4-22 Sơ ồ
4.7.1 Mạch toàn tổng
Mạch cộng hay (bộ cộng) là mạch số học nhị phân quan trọng,
vì trong xử lý nhị phân phần lớn các phép tính ƣợc thực hiện thông qua phép cộng.
Mạch logic thực hiện phép cộng hai số nhị phân 1 bit có lối nhớ ầu
vào ƣợc gọi là mạch toàn tổng. Sơ ồ khối tổng quát của iểm chỉ có 1 trong số 2n
một mạch toàn tổng ƣợc biểu diễn ở hình 4
khối của mạch toàn tổng. -22.
Theo hình 4-22 và nguyên lý cộng hai số nhị phân một bit có trọng số bất kỳ, ta có
thể lập bảng trạng thái cho mạch toàn tổng.
Các hàm ra Si , Ci sẽ có dạng: i-1 i i i i Si = ai bi Ci-1 Ci a b Ci i i 1 a b Ci i i 1 a b Ci i i 1 hay
Ci = aibi + (ai bi) Ci - 1 Mạch logic thực hiện biểu thức trên ƣợc trình bày ở hình
4-23a và ký hiệu của nó là hình 4-23b.
4.7.2 Mạch cộng nhị phân song song
Ta có thể ghép nhiều bộ cộng hai số nhị một bit lại với nhau ể thực hiện phép a) Mạch cộng hai số nhị phân
nhiều bit. Sơ ồ khối của
bộ cộng ƣợc trình bày ở hình 4-24 và ƣợc gọi là bộ cộng song song. lOMoAR cPSD| 36067889 Mục lục
Để giảm bớt mức ộ phức tạp của mạch, trong thực tế ngƣời ta thƣờng sản
xuất bộ tổng 4 bit. Muồn cộng nhiều bit, có thể hợp nối tiếp một vài bộ tổng một T
bit theo phƣơng pháp nêu trên. T a i b) Ký hiệu B B B B
Hình 4-23 a, b Mạch ộ toàn ộ toàn ộ toàn ộ toàn C t oàn tổng và ký hiệu tổng C tổng tổng tổng
Hình 4-24 Sơ ồ khối của bộ cộng nhị phân song song
Một trong những bộ cộng thông dụng hiện nay là 7483. IC này ƣợc sản xuất theo hai loại:
7483 và 7483A với logic vào, ra khác nhau. 4.8. MẠCH SO SÁNH.
Trong các hệ thống số, ặc biệt là trong máy tính, thƣờng thực hiện việc so sánh hai số. Hai
số cần so sánh có thể là các số nhị phân, có thể là các ký tự ã mã hoá nhị phân. Mạch so sánh có
thể hoạt ộng theo kiểu nối tiếp hoặc theo kiểu song song. Trong phần này ta sẽ nghiên cứu bộ so sánh theo kiểu song song.
4.8.1. Bộ so sánh bằng nhau.
4.8.1.1. Bộ so sánh bằng nhau 1 bit.
Xét 2 bit ai và bi, gọi gi là kết quả so sánh. Từ ó là có bảng trạng thái: i i i gi a .bi i a .bi i ai bi i
4.8.1.2. Bộ so sánh bằng nhau 4 bit.
So sánh hai số nhị phân 4 bit A = a3a2a1a0 với B = b3b2b1b0. Vậy hai số A và B bằng nhau khi
a3 = b3, a2 = b2, a1 = b1, a0 = b0.
Biểu thức ầu ra tƣơng ứng là: G = g3. g2. g1. g0 lOMoAR cPSD| 36067889 Mục lục g3 a3 b3 với g2 a2 b2 g1 a1 b1 g0 a0 b0 4.8.2. Bộ so sánh.
4.8.2.1. Bộ so sánh 1 bit.
Từ bảng trạng thái ta có biểu thức ra: f a .bi i i i < = > f ai bi i < f a .bi i
Hình 4-25. Mạch iện của bộ so sánh 1 bit
4.8.2.2. Bộ so sánh 4 bit (So sánh lớn hơn).
So sánh hai số nhị phân 4 bit A = a3a2a1a0 với B = b3b2b1b0. Số A lớn hơn số B khi: a3 > b3
hoặc a3 = b3 và a2 > b2 hoặc a3 = b3 và a2 = b2 và a1 > b1 hoặc a3 = b3 và a2 = b2 và a1 = b1 và a0 >b0.
Từ ó ta có biểu thức hàm ra là:
4.9. MẠCH TẠO VÀ KIỂM TRA CHẴN LẺ. f a 3 .b 3 a3 3 b.a.b2 2 a3 3 b.a 2 2 b.a.b1 1 a3 3 b.a 2 2 b.a 1 1 b.a 0 .b 0 3 2 1 lOMoARcPSD| 36067889 Mục lục
Có nhiều phƣơng pháp mã hoá dữ liệu ể phát hiện lỗi và sửa lỗi khi truyền dữ liệu từ nơi này
sang nơi khác. Phƣơng pháp ơn giản nhất là thêm một bit vào dữ liệu ƣợc truyền i sao cho số chữ
số 1 trong dữ liệu luôn là chẵn hoặc lẻ. Bit thêm vào ó ƣợc gọi là bit chẵn lẻ.
Để thực hiện ƣợc việc truyền dữ liệu theo kiểu ƣa thêm bit chẵn, lẻ vào dữ liệu chúng ta phải: -
Xây dựng sơ ồ tạo ƣợc bit chẵn, lẻ ể thêm vào n bit dữ liệu. -
Xây dựng sơ ồ kiểm tra hệ xem ó là hệ chẵn hay lẻ với (n + 1) bit ở ầu vào (n bit dữ liệu, 1 bit chẵn/lẻ).
4.9.1. Mạch tạo bit chẵn/lẻ. Vào R a d1 d2 d3 X Fe Fo 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 1 0 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 lOMoARcPSD| 36067889 Mục lục
Gọi 3 bit của dữ liệu là d1, d2, d3 và 1 0 1 1 0 1
Xe, Xo là 2 bit chẵn, lẻ thêm vào dữ liệu.
1 1 0 0 1 0 Từ ó lập ƣợc bảng trạng thái sau: T ạo n bit ch ẵn /l ẻ
1 1 0 1 0 1 Từ bảng trạng thái ta thấy Xo Xe hay bit dữ Xe Xo .
Và biểu thức của Xo và Xe là Xo = d1 d2 d3 X o Xe d1 d2 d3
4.9.2. Mạch kiểm tra chẵn/lẻ. Vào R a d1 d2 d3 Xe Xo Ki ể n bit m tra h ệ 0 0 0 0 1 d ữ li ệu ch ẵn /l ẻ 0 0 1 1 0 0 1 0 1 0
Bảng trạng thái của mạch kiểm tra tính chẵn lẻ của hệ: 0 1 1 0 1
Từ bảng trạng thái ta thấy: 1 0 0 1 0 -
Fe = 1 nếu hệ là chẵn (Fe chỉ ra tính chẵn của hệ). 1 0 1 0 1 -
Fo = 1 nếu hệ là lẻ (Fo chỉ ra tính lẻ của hệ). 1 1 0 0 1
Hai hàm này luôn là phủ ịnh của nhau. Mặt khác do tính chất của
hàm cộng XOR, ta có: - Fo = d1 d2 d3 X - Fo Fe
4.10. ĐƠN VỊ SỐ HỌC VÀ LOGIC (ALU).
Đơn vị số học và logic (Arithmetic – Logic Unit) là một thành phần cơ bản không thể thiếu
ƣợc trong các máy tính. Nó bao gồm 2 khối chính là khối logic và khối số học. -
Khối logic: Thực hiện các phép tính logic nhƣ là AND, OR, NOT, XOR. -
Khối số học: Thực hiện các phép tính số học nhƣ là: cộng, trừ, tăng 1, giảm 1. lOMoARcPSD| 36067889 Mục lục
Sơ ồ khối của 1 ơn vị số học – logic
ALU 4 bit ƣợc mô tả ở hình 4-27: Thanh Thanh C in M ALU Ch ọn ch ứ c ( Mode)
M là lối vào chọn phép tính số
n ă ng (Phép tính) học hay logic. F0, F1 là hai lối vào
chọn chức năng. Sau khi một phép Ghi
tính số học hay logic ƣợc thực hiện
thì kết quả sẽ ƣợc ghi lên 1 thanh
Hình 4-28. Sơ ồ khối của ghi, ví dụ thanh ghi A. Kết quả này
có thể ƣợc sử dụng ể thực hiện phép tính sau. Bộ ALU còn tạo ra các bit trạng thái chuyển ổi thanh
ghi. Ví dụ: Carry out: nếu có nhớ; Zero: nếu kết quả phép tính bằng 0. TÓM TẮT
Trong chƣơng này, chúng ta ã giới thiệu mạch logic tổ hợp. Mạch tổ hợp do các phần tử logic
cơ bản cấu trúc nên. Đặc iểm của mạch tổ hợp là tín hiệu ầu ra ở thời iểm bất kỳ nào cũng chỉ phụ
thuộc vào tín hiệu ở ầu vào ở thời iểm ó mà không liên quan ến trạng thái vốn có của mạch.
Mạch tổ hợp rất phong phú, ta không thể xem xét hết trong chƣơng 4. Trọng tâm của chúng
ta là nắm vỡng ặc iểm mạch tổ hợp và phƣơng pháp chung thiết kế, phân tích mạch tổ hợp. Vì vậy,
chúng ta ã giới thiệu một cách chọn lọc bộ mã hoá, bộ giải mã, bộ hợp kênh, phân kênh, mạch cộng,
trừ, mạch so sánh…trong quá trình ó, ta ã xem xét phƣơng pháp phân tích và thiết kế mạch tổ hợp.
Khi phân tích mạch tổ hợp ã cho, ta có thể viết ra hàm logic ầu ra cho từng cấp của sơ ồ, rồi
tiến hành tối thiểu hoá hàm logic ó ể biểu thị rõ mối quan hệ giữa ầu ra với ầu vào. Cần lƣu ý thêm
rằng phải xem xét ến hiện tƣợng Hazard- là hiện tƣợng chạy ua trong mạch logic và cách khắc phục hiện tƣợng này.
Việc tối thiểu hoá hàm logic rất quan trọng. Vì việc này làm cho mạch logic ơn giản, kinh tế.
Chúng ta mong muốn mạch iện càng ít linh kiện càng tốt, số ầu vào của mạch cổng cũng không thể quá nhiều lOMoARcPSD| 36067889 Mục lục CÂU HỎI ÔN TẬP 1.
Mạch logic tổ hợp là mạch:
a. Có tín hiệu ở ầu ra chỉ phụ thuộc vào tín hiệu ở ầu vào của mạch tại thời iểm ang xét.
b. Không những tín hiệu ở ầu ra phụ thuộc vào tín hiệu ở ầu vào mà còn phụ thuộc
vào trạng thái trong của mạch tại thời iểm ang xét.
c. Cả hai phƣơng án trên ều úng.
d. Không có phƣơng án nào úng. 2.
Loại Hazard có trong mạch lôgic tổ hợp có thể là loại:
a. Hazard chỉ xuất hiện 1 lần và không bao giờ gặp nữa.
b. Hazard có thể xuất hiện nhiều lần.
c. Hazard có thể do chức năng của mạch iện gây ra.
d. Cả 3 phƣơng án trên ều úng. 3.
Loại Hazard nào trong mạch logic tổ hợp là loại nguy hiểm nhất? a. Hazard tĩnh. b. Hazard ộng. c. Hazard logic.
d. Không có phƣơng án nào úng. 4.
Bộ mã hoá ƣu tiên là bộ mã hoá cho phép mã hoá khi:
a. Chỉ có một tín hiệu tác ộng vào.
b. Chỉ hai tín hiệu tác ộng vào.
c. Có hai tín hiệu trở lên ồng thời tác ộng vào.
d. Cả 3 phƣơng án trên ều úng. 5.
Bộ giải mã BCD sang thập phân làm nhiệm vụ biến ổi: lOMoARcPSD| 36067889 Mục lục
a. ầu vào nhị phân thành ầu ra thập lục phân (hệ hexa).
b. ầu vào thập phân thành mã BCD 8-4-2-1.
c. ầu vào BCD 8-4-2-1 thành ầu ra thập phân tƣơng ứng.
d. Không có phƣơng án nào úng. 6.
Dụng cụ hiển thị 7-oạn:
a. chỉ có thể chỉ thị các ký tự từ 0 ến 9.
b. chỉ có thể chỉ thị các ký tự từ A ến F.
c. chỉ có thể chỉ thị các ký tự từ 0 ến 9 và từ A ến F.
d. có thể ƣợc cấu tạo ể chỉ thị các ký hiệu số, chữ cái hoặc các ký hiệu ặc biệt khác. 7.
Dụng cụ hiển thị 7-oạn Anốt chung:
a. ƣợc biểu diễn bằng một Anốt ơn bên trong.
b. ƣợc biểu diễn bằng bảy èn LED riêng lẻ.
c. ƣợc biểu diễn bằng một catốt ơn bên trong.
d. không có phƣơng án nào úng. 8.
Bộ hợp kênh có khả năng:
a. nối một lối vào mạch với một lối ra trong một nhóm các lối ra.
b. nối ồng thời một lối vào mạch với một hoặc nhiều lối ra của một nhóm các lối ra.
c. nối một lối vào trong một nhóm các lối vào với một lối ra.
d. nối ồng thời một hoặc nhiều lối vào với một lối ra. 9.
Bộ phân kênh có khả năng:
a. nối một lối vào mạch với một lối ra trong một nhóm các lối ra.
b. nối ồng thời một lối vào mạch với một hoặc nhiều lối ra trong một nhóm các lối ra.
c. nối một lối vào trong một nhóm các lối vào với một lối ra.
d. nối ồng thời một hoặc nhiều lối vào với một lối ra. 10.
Mạch minh hoạ trong hình 4-29 là:
a. cặp giải mã (a)/ mã hóa (b).
b. cặp mã hoá (a)/ giải mã (b). lOMoARcPSD| 36067889 Mục lục
c. cặp hợp kênh (a)/phân kênh (b).
d. cặp phân kênh (a)/hợp kênh (b). ĐẦU ĐẦ VÀO DỮ U RA DỮ LIỆU LIỆU ( a) ( b) Hình 4-29. 11.
IC trong hình 4-29(a) ƣợc gọi là:
a. bộ hợp kênh 8 vào - 1 ra.
b. bộ phân kênh 8 vào – 1 ra.
c. bộ hợp kênh 1vào – 8 ra.
d. bộ phân kênh 1vào – 8 ra. 12.
IC trong hình 4-29(b) ƣợc gọi là:
a. bộ hợp kênh 8 vào – 1 ra.
b. bộ phân kênh 8 vào – 1 ra.
c. bộ hợp kênh 1 vào – 8 ra.
d. bộ phân kênh 1 vào – 8 ra. 13.
Thuật ngữ parity (tính chẵn lẻ):
a. dùng ể chỉ kích thƣớc ƣờng dữ liệu của hệ thống.
b. chỉ có thể dùng cho các hệ thống 8-bit.
c. liên quan ến quá trình kiểm tra lỗi.
d. dùng cho thanh ghi dịch. 14.
Nếu bộ tạo bit chẵn lẻ phát chỉ thị parity chẵn, mẫu dữ liệu gồm:
a. một số chẵn các bit „1‟. lOMoAR cPSD| 36067889 Mục lục
b. một số chẵn các bit „0‟.
c. một số lẻ các bit „1‟.
d. một số lẻ các bit „0‟. 15.
Nếu bộ tạo bit chẵn lẻ phát chỉ thị parity lẻ, mẫu dữ liệu gồm:
a. một số chẵn các bit „1‟.
b. một số chẵn các bit „0‟.
c. một số lẻ các bit „1‟.
d. một số lẻ các bit „0‟. 16.
Nếu bộ tạo bit chẵn lẻ nhận một bit kiểm tra parity chẵn, nó yêu cầu nhận: a. dữ liệu parity chẵn. b. dữ liệu parity lẻ.
c. một trong hai trƣờng hợp trên.
d. Không phải hai trƣờng hợp trên. 17.
Khi ghép bộ cộng 2 số nhị phân 4 bit có thể :
a. Cộng thành các số 8 bit.
b. Cộng thành các số 4 bit.
c. Tạo ra một tổng 8 bit.
d. Tạo ra một số 8 bit khác. 18.
Lối ra của từng tổng của bộ cộng có ƣợc là do thực hiện cộng :
a. Tất cả 4 bit của từng số nhị phân. b. từng cặp bit một. c. Bit nhớ. d. 1 với bit trƣớc ó. 19.
Nếu lối ra A>B của bộ so sánh ƣợc kích hoạt, thì:
a. Giá trị của số A lớn hơn giá trị của số B.
b. Cả hai số ở lối vào ều có giá trị giống nhau.
c. Giá trị của số A nhỏ hơn giá trị của số B.
d. Giá trị của số B lớn hơn giá trị của số A. 20.
Nếu lối ra A=B của bộ so sánh ƣợc kích hoạt, thì: lOMoARcPSD| 36067889 Mục lục
a. Giá trị của số A lớn hơn giá trị của số B.
b. Cả hai số ở lối vào ều có giá trị giống nhau.
c. Giá trị của số A nhỏ hơn giá trị của số B.
d. Giá trị của số B lớn hơn giá trị của số A. 21.
Nếu lối ra Aa. Giá trị của số A lớn hơn giá trị của số B.
b. Cả hai số ở lối vào ều có giá trị giống nhau.
c. Giá trị của số A nhỏ hơn giá trị của số B.
d. Giá trị của số B nhỏ hơn giá trị của số A. 22. Một ALU có chứa: a. Một khối số học. b. Một khối logic. c. Một khối so sánh.
d. Một khối số học và một khối logic. ĐÁP ÁN CHƢƠNG 4 1.a 2.d 3.c 4.c 5.c 6.d 7.b 8.c 9.a 10.c 11.a 12.d 13.c 14.a 15.c 16.a 17.b 18.b 19.a 20.b 21.c 22.d lOMoARcPSD| 36067889 Mục lục
CHƢƠNG 5. MẠCH LOGIC TUẦN TỰ GIỚI THIỆU.
Chúng ta ã nghiên cứu về phép phân tích và thiết kế các mạch logic tổ hợp. Mặc dù rất qua
trọng nhƣng nó chỉ là một phần của các hệ thống kỹ thuật số. Một phần qua trọng của các hệ thống
kỹ thuật số khác là phân tích và thiết kế mạch tuần tự. Tuy nhiên việc thiết kế các mạch tuần tự lại
phụ thuộc vào việc thiết kế mạch tổ hợp ã ƣợc ề cập ở chƣơng 4.
Có nhiều ứng dụng mà ầu ra số phải ƣợc tạo ể phù hợp với tuần tự nhận ƣợc các tín hiệu vào.
Yêu cầu này không thể ƣợc thảo mãn bằng việc sử dụng hệ thống logic tổ hợp.
Những ứng dụng này yêu cầu ầu ra phải ƣợc tạo, chúng không chỉ phụ thuộc vào các iều kiện
ầu vào hiện có mà còn phụ thuộc vào lịch sử của các ầu vào này. Lịch sử ƣợc cung cấp bằng cách
phản hồi từ ầu ra về lại ầu vào.
Mạch tuần tự không những phụ thuộc vào trạng thái các lối vào và còn phụ thuộc vào trạng
thái trong của nó. Mạch tuần tự ƣợc chia làm hai loại chính là mạch tuần tự không ồng bộ và mạch tuần tự ồng bộ.
Trong phần này chúng ta sẽ giới thiệu về các phần tử nhớ của mạch tuần tự. Cách phân tích
và thiết kế mạch tuần tự ơn giản và phức tạp. lOMoARcPSD| 36067889 Mục lục
5.1. KHÁI NIỆM CHUNG VÀ MÔ HÌNH TOÁN HỌC
5.1.1. Khái niệm chung
Trong chƣơng này, chúng ta sẽ nói ến hệ thống số ƣợc gọi là mạch logic tuần tự (hay còn gọi
là mạch dãy - Sequential Circuit). Hoạt ộng của hệ này có tính chất kế tiếp nhau, tức là trạng thái
hoạt ộng của mạch iện không những phụ thuộc trực tiếp lối vào mà còn phụ thuộc vào trạng thái
bên trong trƣớc ó của chính nó. Nói cách khác các hệ thống này làm việc theo nguyên tắc có nhớ.
5.1.2. Mô hình toán học
Mạch tuần tự là mạch bao gồm mạch logic tổ hợp và mạch nhớ. Mạch nhớ là các trigơ. Đối
với mạch tuần tự, áp ứng ra của hệ thống mạch iện không chỉ phụ thuộc trực tiếp vào tín hiệu vào
(X) mà còn phụ thuộc vào trạng thái nội (Q) của nó. Có thể mô tả sơ ồ khối tổng quát của mạch tuần tự. 1 1 Mạch tổ hợp Q 1 W 1 Q W Mạch
Hình 5-1. Sơ ồ khối của mạch tuần tự.
Ở ây: X - tập tín hiệu vào.
Q - các trạng thái trong trƣớc ó của mạch. W - hàm kích. Z - các hàm ra
Hoạt ộng của mạch tuần tự ƣợc mô tả bằng mối quan hệ toán học sau: Z = f(Q, X)
Trong phƣơng trình toán học của mạch tuần tự ta thấy có hai thông tin. Đó là thông tin về
trạng thái tiếp theo của mạch tuần tự và thông tin về tín hiệu ra của mạch. Hai thông tin này cùng
phụ thuộc ồng thời vào trạng thái bên trong trƣớc ó của mạch (Q) và tín hiệu tác ộng vào (Q) của
nó. Ta có thể viết lại biểu thức trên nhƣ sau: Z = f (Q(n), X). Q (n+1) = f (Q(n), X)
Trong ó: Q(n+1): là trạng thái tiếp theo của mạch. lOMoARcPSD| 36067889 Mục lục
Q(n): là trạng thái bên trong trƣớc ó. Để tiện cho việc nghiên cứu ta sẽ ký hiệu Q(n+1) là Qk, Q(n) là Q.
Để hiểu rõ hơn về mạch tuần tự ta i xét các phần tử có trong mạch. Nhƣ ta ã biết mạch logic
tổ hợp ã ƣợc xét ở chƣơng 4. Bây giờ ta sẽ tìm hiểu về mạch nhớ, mà phần tử nhớ chính là các trigơ.
5.2. CÁC PHẦN TỬ CƠ BẢN CỦA MẠCH TUẦN TỰ
5.2.1. Các loại Trigơ
Định nghĩa: Trigơ là phần tử có khả năng lƣu trữ (nhớ) một trong hai trạng thái 0 và 1.
Trigơ có từ 1 ến một vài lối iều khiển, có hai lối ra luôn luôn ngƣợc nhau
là Q và Q . Tuỳ từng loại trigơ có thể có T C RI GƠ Q C
Các thêm các lối vào lập (PRESET) và lối
lối vào iều vào xoá (CLEAR). Ngoài ra trigơ còn hay có lối vào ồng bộ (CLOCK). Hình 5-2 là
sơ ồ khối tổng quát của trigơ. Phân loại:
Hình 5-2. Sơ ồ tổng quát của một
Theo chức năng làm việc của của các lối vào iều khiển: hiện nay thƣờng sử dụng
loại trigơ 1 lối vào nhƣ trigơ D, T; loại hai lối vào nhƣ trigơ RS, trigơ JK.
Theo phƣơng thức hoạt ộng thi ta có hai loại: trigơ ồng bộ và trigơ không ồng bộ.
Trong loại trigơ ồng bộ lại ƣợc chia làm hai loại: trigơ thƣờng và trigơ chính - phụ (Master- Slave).
Sơ ồ khối của sự phân loại trigơ ƣợc cho ở hình 5-3. TRI TRI TRI TRI TRI KHÔNG ĐỒNG
LO ẠI CHÍNH - Hìn
5 2.1.1. Trigơ RS
Trigơ RS là loại có hai lối vào iều khiển S, R. Chân S gọi là lối vào "lập" (SET) và R ƣợc gọi
là lối vào "xoá" (RESET). lOMoARcPSD| 36067889 Mục lục S S Q Q C > C S R Qk Mod hoạt ộng
Hình 5-4. Sơ ồ ký hiệu của 0 x x Q Nhớ Hình S R
Qk Mod hoạt ộng 1 0 0 Q Nhớ 5-4 là ký 0 0 Q Nhớ hiệu của 1 0 1 0 Xoá trigơ RS 0 1 0 Xoá 1 1 0 1 Lập trong các 1 0 1 Lập sơ ồ logic 1 1 1 x Cấm (hình a là 1 1 x Cấm
sơ ồ của trigơ RS không ồng bộ, hình b là sơ ồ của trigơ RS
ồng bộ). Hình 5-5 là sơ ồ nguyên lý của trigơ RS và RS ồng hi ện t ại .
bộ. Trạng thái ở ầu ra của Q phụ thuộc vào các tín
hiệu logic ở hai lối vào iều khiển S, R theo bảng trạng thái 5-1: Q Q Bảng 5-1.
Trong bảng, ký hiệu Qk là giá trị ở lối ra Q ở thời
iểm kế tiếp, Q là giá trị tại thời iểm
Hình 5-5. Sơ ồ nguyên lý của trigơ RS và RS ồng bộ
Ta thấy khi S = 1, R = 0 thì Qk = 1; khi S = 0, R = 1 thì Qk = 0. Đây chính là hai iều kiện iều
khiển ở lối vào khiến cho lối ra của trigơ có thể lật trạng thái. S và R là các lối vào iều khiển. Trƣờng
hợp S = 0, R = 0 thì Qk = Q, iều này có nghĩa là khi không có tín hiệu iều khiển
thì trigơ vẫn giữ nguyên trạng thái vốn có của nó. Cuối cùng khi S = R = 1 thì lối ra Qk và Qk có giá
trị bằng nhau (có thể là 1, có thể là 0) nên ta nói trạng thái của trigơ là không xác ịnh hay gọi là
trạng thái cấm. Vậy, không bao giờ ược sử dụng trường hợp này.
5 2.1.2. Trigơ JK lOMoARcPSD| 36067889 Mục lục
Trigơ JK là loại trigơ có hai lối vào iều khiển J, K. Trigơ này có ƣu iểm hơn trigơ RS là
không còn tồn tại tổ hợp cấm bằng các ƣờng hồi tiếp từ Q về chân R và từ Q về S. Tuy nhiên, iểm
ặc biệt là trigơ JK còn có thêm ầu vào ồng bộ C. Trigơ có thể lập hay xoá trong khoảng thời gian
ứng với sƣờn âm hoặc sƣờn dƣơng của xung ồng bộ C. Ta nói, trigơ RS thuộc loại ồng bộ.
Sự hoạt ộng của trigơ JK ƣợc trình bày bằng bảng trạng thái 5-2 C J K Qk Mod hoạt ộng 0 x x
Q Nhớ ( ối với loại trigơ JK dùng cổng NAND) 1 x x
Q Nhớ ( ối với loại trigơ JK dùng cổng NOR) Ck 0 0 Q Nhớ Ck 0 1 0 Xoá Ck 1 0 1 Lập Ck 1 1
Thay ổi trạng thái theo mỗi xung nhịp Q Bảng 5-2 J J Q Q Q C C
Hình 5-6. Sơ ồ nguyên lý và ký hiệu của trigơ JK
Sơ ồ nguyên lý và sơ ồ ký hiệu của trigơ JK ƣợc trình bày ở hình 5-6.
5 2.1.3. Trigơ D
Trigơ D là loại trigơ có môt lối vào iều khiển D. Tín hiệu ở lối vào iều khiển sẽ truyền tới lối
ra Q (Qk = D) mỗi khi xuất hiện xung nhịp C. Trigơ D thƣờng ƣợc dùng làm bộ ghi dịch dữ liệu
hay bộ chốt dữ liệu. Sơ ồ nguyên lý và sơ ồ ký hiệu của trigơ D ƣợc biểu diễn ở hình 5-7. D Q D Q C lOMoARcPSD| 36067889 Mục lục 5
Hình 5-7. Sơ ồ nguyên lý và ký hiệu của 2.1.4.
Trigơ T
Trigơ T là loại trigơ có môt lối vào iều khiển T. Mỗi khi có xung tới lối vào T thì lối ra Q sẽ thay ổi trạng thái.
Bảng 5-3 là bảng trạng thái của trigơ T K
Sơ ồ nguyên lý và ký hiệu của trigơ T ƣợc biểu diễn ở hình 5-8. Q T Q
Hình 5-8. Sơ ồ nguyên lý và ký hiệu của
Nhận xét: Từ các bảng trạng thái của các trigơ trên ta thấy rằng: Các trigơ D và RS có thể
làm việc ƣợc ở chế ộ không ồng bộ vì mỗi tập tín hiệu vào iều khiển D, RS luôn luôn
tồn tại ít nhất 1 trong các trạng thái ổn ịnh. Trạng thái ổn ịnh là trạng thái thoả mãn iều
kiện Qk = Q. Còn trigơ T và trigơ JK không thể làm việc ƣợc ở chế ộ không ồng bộ vì
mạch sẽ rơi vào trạng thái dao ộng nếu nhƣ tập tín hiệu vào là 11 ối với trigơ JK hoặc
là 1 ối với trigơ T. Nhƣ vậy, trigơ D, trigơ RS có thể làm việc ở cả hai chế ộ: ồng bộ và
không ồng bộ còn trigơ T và trigơ JK chỉ có thể làm việc ở chế ộ ồng bộ.
5 2.1.5. Các loại trigơ Chính- Phụ (MS-Master- Slave).
Do các loại trigơ ồng bộ trên ều hoạt ộng tại sƣờn dƣơng hay sƣờn âm của xung nhịp nên
khi làm việc ở tần số cao thì lối ra Q không áp ứng kịp với sự thay ổi của xung nhịp, dẫn ến mạch
hoạt ộng ở tình trạng không ƣợc tin cậy. Loại trigơ MS khắc phục ƣợc nhƣợc iểm này. Lối ra của
trigơ MS thay ổi tại sƣờn dƣơng và sƣờn âm của xung nhịp, nên cấu trúc của nó gồm 2 trigơ giống
nhau nhƣng cực tính iều khiển của xung Clock thì ngƣợc nhau ể ảm bảo sao cho tại mỗi sƣờn của
xung sẽ có một trigơ hoạt ộng. Về nguyên tắc hoạt ộng của loại trigơ MS (RS-MS, JK-MS, D-MS,
T-MS) hoàn toàn giống nhƣ các loại trigơ thông thƣờng (RS, JK, D, T).
Cấu trúc chung của một trigơ MS ƣợc minh hoạ ở hình 5-9. > > TRIGƠ TRIGƠ
Hình 5-9. Cấu trúc của lOMoAR cPSD| 36067889 Mục lục
5.2.2. Chuyển ổi giữa các loại trigơ.
Có 4 loại trigơ ã ƣợc giới thiệu là trigơ RS, JK, D và T. Trên thực tế có khi trigơ loại này lại
ƣợc sử dụng nhƣ trigơ loại khác. Nội dung phần này là xây dựng các trigơ yêu cầu từ các trigơ cho trƣớc.
Với 4 loại trigơ trên thì có 12 khả năng chuyển ổi sang nhau. Hình 5-10. Các khả năng chuyển ổi giữa các loại trigơ. lOMoARcPSD| 36067889 Mục lục
5.2.2.1. Phương pháp chuyển ổi giữa các loại trigơ.
Một trong các phƣơng pháp ể xây dựng trigơ loại X từ loại Y cho trƣớc ƣợc cho ở sơ ồ khối ở hình 5-11.
Các lối vào X là các lối vào của trigơ loại X cần thiết kế. Lối ra của mạch logic là các lối vào
của trigơ Y cho trƣớc. Nhƣ vậy, bài toán chuyển ổi từ trigơ loại Y sang trigơ loại X là xây dựng
mạch tổ hợp có các ầu vào là X và Q; các lối ra là Y biểu diễn bởi hệ hàm: Y = f (X, Q)
Để thực hiện chuyển ổi trigơ loại Y sang loại X cần thực hiện các bƣớc sau:
Xác ịnh hệ hàm Y = f (X, Q) theo bảng hàm kích.
Tối thiểu hoá các hàm này và xây dựng các sơ ồ. Bảng hàm kích của các loại trigơ ƣợc cho ở bảng 5-4. M T Hình ạch rigơ Q Q Qk RS JK D T 0 0 X0 0X 0 0 0 1 01 1X 1 1 1 0 10 X1 0 1 1 1 0X X0 1 0 Bảng 5-4
Sau ây ta xét một số ví dụ xây dựng các trigơ từ các trigơ cho trƣớc thƣờng hay ƣợc sử dụng trong thực tế.
Ví dụ: Chuyển ổi từ trigơ RS sang trigơ JK.
Ta cần phải thiết kế mạch logic tổ hợp của các hàm logic: R = f1 (Q, J, K) S = f2 (Q, J, K)
Từ bảng hàm kích thích trên ta thu ƣợc bảng Karnaugh (bảng 5-5) cho S và R với các biến vào là Q, J, K. K K 0 1 1 0 0 1 1 0 B ả
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Mạch thực hiện chuyển ổi ƣợc cho ở hình 5-12. R Hình Q
Tƣơng tự nhƣ vậy ta cũng có thể làm nhƣ vậy ối với các chuyển ổi khác.
5.3. PHƢƠNG PHÁP MÔ TẢ MẠCH TUẦN TỰ.
Thiết bị ƣợc thiết kế phải ƣợc mô tả bằng lời hay một số hình thức khác. Công việc ầu tiên
của ngƣời thiết kế là phải phiên dịch các dữ kiện ó thành 1 hình thức mô tả hoạt ộng của thiết bị
cần phải thiết kế một cách trung thực và duy nhất. Nói cách khác là phải hình thức hoá dƣc liệu ban ầu.
Có hai cách hình thức hoá thƣờng dùng ó là dùng bảng và ồ hình trạng thái. 5.3.1. Bảng
5.3.1.1. Bảng chuyển ổi trạng thái.
Bảng chuyển ổi trạng thái bao gồm các hàng và các cột, các hàng ghi các trạng thái trong, các
cột ghi các giá trị của tín hiệu vào. Các ô ghi giá trị các trạng thái trong kế tiếp mà mạch sẽ chuyển
ến ứng với các giá trị ở hàng và cột. Bảng chuyển ổi trạng thái ƣợc mô tả ở bảng 5-6. 5.3 Tín hiệu .1.2. Bảng V V V ……. tín V Tr ạ 1 2 n
hi ệu ra. S ng thái k ế T Cá S ti ếp Q k 1 r ạng c hàng thái S c ủa b ảng 2 ghi các : tr ạng : thái
trong, các cột ghi các tín hiệu vào. Các ô ghi giá trị của tín hiệu ra tƣơng ứng. Bảng tín hiệu ra ƣợc mô tả ở bảng 5-7.
Có thể gộp hai bảng chuyển ổi trạng thái và bảng tín hiệu ra thành một bảng chung gọi là
bảng chuyển ổi trạng thái / ra. Lúc ó trên các ô ghi các giá trị của trạng thái kế tiếp và tín hiệu ra
(Sk / R) tƣơng ứng với trạng thái hiện tại và tín hiệu vào.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục Tín hi ệu V V V ……. V Tín S 1 2 n hi ệu ra - T S R 1 r ạng thái S 2 : :
Bảng chuyển ổi trạng thái và tín hiệu ra ƣợc mô tả ở bảng 5-8. Tín hiệu V V V ……. V Tr ạng S 1 2 n thái k ế ti ếp T S k và Tín S 1 r ạng hi ệu ra - R thái S 2 : :
thái là hình v ẽ ph ản ánh quy lu ật chuy ển ổi tr ạng thái và tình tr ạng các giá tr ị ở l ối vào và l ối ra 5.3.2. Đồ hình trạng thái. Đ ồ hình trạng
tƣơng ứng của mạch tuần tự.
Đồ hình trạng thái là một ồ hình có hƣớng gồm hai tập:
M - Tập các ỉnh và K - Tập các cung có hƣớng.
a). Đối với mô hình Mealy thực hiện ánh xạ.
Tập các trạng thái trong là tập các ỉnh M; Tập các tín hiệu vào / ra là tập các cung K.
Trên cung có hƣớng i từ trạng thái trong Si ến trạng thái trong Sj ghi tín hiệu vào/ra tƣơng ứng.
b). Đối với mô hình Moore. Bài toán ban ầu
Vì tín hiệu ra chỉ phụ thuộc vào trạng thái trong của mạch mà
không phụ thuộc vào tín hiệu vào cho nên thực hiện ánh xạ: Hình thức hoá
Tập các trạng thái trong, tín hiệu ra là tập các ỉnh M.
Tập các tín hiệu vào là tập các cung K.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục Mã hoá nhị phân
5.4. CÁC BƢỚC THIẾT KẾ MẠCH TUẦN TỰ.
Quá trình thiết kế mạch tuần tự ƣợc mô tả theo lƣu ồ sau Hệ hàm của
Bài toán ban ầu: Nhiệm vụ thiết kế ƣợc mô tả bằng mạch
ngôn ngữ hoặc bằng lƣu ồ thuật toán. Sơ ồ
Hình 5-13. Các bƣớc thiết kế mạch
Hình thức hoá: Từ các dữ kiện ề bài cho mà ta mô tả hoạt ộng của mạch bằng cách
hình thức hoá dữ kiện ban ầu ở dạng bảng trạng thái, bảng ra hay ồ hình trạng thái. Sau
ó rút gọn các trạng thái của mạch ể có ƣợc số trạng thái trong ít nhất.
Mã hoá nhị phân: Mã hoá tín hiệu vào ra, trạng thái trong ể nhận ƣợc mã nhị phân có
tập tín hiệu vào là X, tập tín hiệu ra là Y, tập các trạng thái trong là Q.
Hệ hàm của mạch: Xác ịnh hệ phƣơng trình logic của mạch và tối thiểu hoá các
phƣơng trình này. Nếu mạch tuần tự khi thiết kế cần dùng các trigơ và mạch tổ hợp thì
tuỳ theo yêu cầu mà ta viết hệ phƣơng trình cho các lối vào kích cho từng loại trigơ ó.
Xây dựng sơ ồ: Từ hệ phƣơng trình của mạch ã viết ƣợc ta xây dựng mạch iện thực hiện.
5.4.1. Thiết kế mạch tuần tự từ ồ hình trạng thái.
Giả thiết: Cho ồ hình trạng thái của mạch có tập tín hiệu vào V, tập tín hiệu ra R, tập trạng
thái trong S (chƣa mã hoá nhị phân).
Xác ịnh: Hệ phƣơng trình nhị phân của mạch (ã tối thiểu hoá). Trên cơ sở ó vẽ mạch iện.
5.4.1.1. Các bước thiết kế
Mã hoá tín hiệu vào V, tín hiệu ra R, trạng thái trong S ể chuyển thành mạch dạng nhị
phân có các tập tín hiệu vào X, tín hiệu ra Y, trạng thái trong Q.
Xác ịnh hệ phƣơng trình tín hiệu ra: Yi = fi (X, Q). Phƣơng trình này ƣợc xác ịnh trên
các cung với mô hình kiểu Mealy, trên các ỉnh với mô hình kiểu Moore. Tối thiểu các hàm này.
Xác ịnh hệ phƣơng trình hàm kích cho các trigơ và tối thiểu hoá nó.
Sau ây giới thiệu thuật toán xác ịnh phƣơng trình lối vào kích cho các trigơ từ ồ hình trạng thái.
Đối với trigơ Qi bất kỳ sự thay ổi trạng thái từ Qi ến Qki chỉ có thể có 4 khả năng nhƣ hình 5- 16.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục Q Q
Hình 5-14. Các cung biểu diễn sự thay ổi trạng thái từ Qi ến Qki của trigơ
Trong ó các cung biểu diễn sự thay ổi từ Qi ến Qki ƣợc ký hiệu nhƣ sau: 0 0 là (0), 1 1
(là 1), 0 1 là (2), 1 0 là (3).
Từ quy ƣớc có thuật toán sau:
a.Thuật toán xác ịnh phương trình lối vào kích cho trigơ Qi loại D.
Phƣơng trình ặc trƣng của trigơ D : Qki = Di. Từ ó ta rút ra
Di = Qki = tuyển tất cả các cung i tới ỉnh có Qi = 1.
= các cung loại (2), kể cả khuyên tại ỉnh ó tức là cung loại 1 = (1) và (2)
Tối thiểu hoá hàm Di vừa tìm ƣợc rút ra phƣơng trình lối vào kích cho trigơ loại D.
b.Thuật toán xác ịnh phương trình lối vào kích cho trigơ T
Phƣơng trình ặc trƣng của trigơ T: Qki = Ti Qi Ti = Qi Qki = Q'i
Trong ó Q'I bằng 1 khi Qi thay ổi trạng thái từ 0 1 hoặc từ 1 0, ta làm nhƣ sau:
- Điền sự thay ổi giá trị của Qi vào các cung.
- Ti = Q'I = các cung có Qi thay ổi (cung loại 2, loại 3) = (2) và (3).
Tối thiểu hoá hàm Ti vừa tìm ƣợc rút ra phƣơng trình kích cho trigơ T.
c.Thuật toán xác ịnh phương trình lối vào kích cho trigơ JK
Phƣơng trình ặc trƣng của trigơ JK: Q k i J Qi KQi Xác ịnh:
Ton = các cung mà Qi ƣợc bật (Qi thay ổi từ 0 1 - cung loại 2) = (2). Đƣa phƣơng trình của Ton về dạng:
Ton = ( T* ) Qi rút ra J = T*.
Toff = các cung mà Qi ƣợc tắt (Qi thay ổi từ 1 0 - cung loại 3) = (3). Đƣa phƣơng trình của Toff về dạng:
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Toff = ( T** ) Qi rút ra K = T**.
d.Thuật toán xác ịnh phương trình lối vào kích cho trigơ RS Phƣơng
trình lối vào S của trigơ RS ƣợc xác ịnh nhƣ sau:
S = Ton + [Các cung loại (1)]
R = Toff + [Các cung loại (0)]
Các cung loại (1), các cung loại (0) ể trong dấu [ ] ở biểu thức của S, R ƣợc lấy giá trị không
xác ịnh. Những giá trị này và những trạng thái không ƣợc sử dụng sẽ ƣợc dùng ể tối thiểu hoá sao
cho biểu thức nhận ƣợc là tối giản nhất.
5.4.1.2. Ví dụ
Để minh hoạ,xét ví dụ sau: Thiết kế bộ ếm ồng bộ có M = 5 với ồ hình trạng thái và mã hoá
trạng thái nhƣ ở hình 5-17 , dùng
a) Trigơ D và các mạch AND.
b) Trigơ T và các mạch AND.
c) Trigơ JK và các mạch AND.
d) Trigơ RS và các mạch AND. 2 Q 3 Q Q 0 1 1 0 1 1 4 b). Bảng mã hoá trạng thái 1 Q' Q Q Hình 2 3 a). Đồ hình trạng
Bộ ếm M =5 nên có 5 trạng thái 0, 1, 2, 3, 4. Để ơn giản, trên ồ hình ta không ghi các tín hiệu
vào ếm và tín hiệu ra. Tín hiệu ra của bộ ếm chỉ xuất hiện khi bộ ếm ang ở trạng thái 4 và có tín
hiệu vào ếm, lúc ó bộ ếm quay trở về trạng thái ban ầu 0 và cho ra tín hiệu ra.
Mạch có 5 trạng thái và do vậy ƣợc mã hoá ít nhất bằng 3 biến nhị phân tƣơng ứng với 3
trigơ: Q1, Q2 Q3 nhƣ trên bảng mã hoá trạng thái hình 5-17b. Điền mã tƣơng ứng vào các trạng thái trên ồ hình 5-17a.
Từ ó ta viết ƣợc phƣơng trình cho tín hiệu ra Y: Y Q Q Q1 2 3 . X .
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Sử dụng các trạng thái tuỳ chọn ể tối thiểu hoá, từ ó ta nhận ƣợc kết quả Y = Q1 X
Bây giờ ta xác ịnh các phƣơng trình kích cho các trigơ : a) Trigơ D.
Nhìn vào ồ hình trạng thái ta thấy: Q1 = 1 tại ỉnh (4), Q2 = 1 tại ỉnh (2), (3), Q2 = 1 tại ỉnh (1), (3).
D1 = Các cung i ến ỉnh (4) = (3) = Q Q Q1 2 3 .
D2 = Các cung i ến ỉnh (2), (3) = (1) + (2) = Q Q Q1 23 Q Q Q1 2 3 .
D3 = Các cung i ến ỉnh (1), (3) = (0) + (2) = Q Q Q1 23 Q Q Q1 2 3 . Q Q 2 Q 3 Q3 2 1 0 1 Q 0 1 0 Q 0 1 1 1 D2 = D1 = Q2Q3 Q 2 Q 3 Q 0 1 1 0 D3 = 1 Bảng
Dùng bảng Karnaugh 5-9 ta thu ƣợc kết quả D1 = Q2Q3 D 2 = Q Q2 3 Q Q2 3 Q2 Q3 D3 = Q Q1 3
b) Xác ịnh phương trình kích cho Trigơ T.
Điền sự thay ổi giá trị của Qi (Qi) vào các cung. Khi mạch ếm từ trạng thái (0) (1) (nghĩa
là từ 000 001) thì Q3 thay ổi từ 0 1 nên ta ghi Q3 lên cung ó. Khi mạch chuyển từ trạng thái (1)
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
(2) (tƣơng ứng từ 001 010): Q1 không thay ổi trạng thái (= 0), Q2 thay ổi từ 0 1 và Q3 thay
ổi từ 1 0, nên ta ghi Q2Q3 lên cung từ (1) (2). Tƣơng tự nhƣ vậy ta có:
T1 = Q1 = các cung có Q1 thay ổi = (3) + (4) = Q Q Q1 23 Q Q Q1 2 3 T 2 = Q2 =
các cung có Q2 thay ổi = (1) + (3) = Q Q Q1 23 Q Q Q1 2 3
T3 = Q3 = các cung có Q3 thay ổi = (0) + (1) + (2) + (3) = QQQ QQQ QQQ QQQ 1 2 3 1 2 3 1 2 3 1 2 3 Q Q 2 Q 3 2 Q 3 Q 0 1 1 0 Q 0 0 1 1 1 1 T1 = Q1 + Q2Q3 T2 = Q3 Q 2 Q 3 Bảng Q 0 1 1 0 1 T3 = Q1
Lập bảng Karnaugh 5-10 cho các hàm trên ta thu ƣợc kết quả: T1 = Q1 + Q2Q3 T2 = Q3 T3 = Q1
c) Xác ịnh phương trình kích cho Trigơ JK.
Chú ý khi viết các biểu thức Ton, Toff của trigơ thứ I ta cần phải ơn giản các biểu thức ó và ƣa về dạng:
Ton = ( T* ) Qi rút ra Ji = T*.
Toff = ( T** ) Qi rút ra Ki = T**.
Viết các biểu thức Ton, Toff cho các trigơ và từ ó xác ịnh phƣơng trình kích cho các trigơ nhƣ sau:
Ton1 = Các cung mà Q1 ƣợc bật (Chuyển từ 0 1) = (3) = Q Q Q1 2 3
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Toff1 = Các cung mà Q1 tắt (Chuyển từ 1 0) = (4) = Q Q Q1 2 3
Ton2 = Các cung mà Q2 ƣợc bật (Chuyển từ 0 1) = (1) = Q Q Q1 2 3
Toff2 = Các cung mà Q2 tắt (Chuyển từ 1 0) = (3) = Q Q Q1 2 3
Ton3 = Các cung mà Q3 ƣợc bật (Chuyển từ 0 1) = (0) + (2) = Q Q1 3
Toff3 = Các cung mà Q3 tắt (Chuyển từ 1 0) = (1) + (3) = Q Q1 3
Biểu diễn các hàm này trên bảng Karnaugh, sử dụng các trạng thái tuỳ chọn ể tối thiểu hoá .
Các trạng thái tuỳ chọn bao gồm 3 số không nằm trong phạm vi ếm 5, 6, 7. Ngoài ra còn một số
trạng thái khác tuỳ vào từng bảng. Ví dụ, ối với bảng tính J1 giá trị tuỳ chọn ngoài 3 số trên còn
thêm ô có giá trị Q1 = 1, bảng tính K1 có thêm các ô có giá trị Q1 = 0, tƣơng tự nhƣ vậy với các bảng còn lại. Q Q 2 Q 3 2 Q 3 Q 0 1 1 0 1 Q 0 1 1 0 1 J 1 = Q 2 Q 3 K 1 = 1 Q Q J2 = Q3 2 Q 3 K2 = 2 Q 3 Q3 Q 0 Q 0 1 1 0 1 1 0 1 1 1 Q Q 2 Q 3 2 Q 3 Q 0 1 1 0 Q 0 1 1 0 1 J3 = Q 1 K3 = 1 Bảng
Ta thu ƣợc kết quả từ bảng 5-11 nhƣ sau: J1 = Q2Q3; K1 = 1 J2 = Q3; K2 = Q3 J3 = Q ; K 1 3 = 1
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
d) Xác ịnh phương trình kích cho Trigơ RS.
S1 = Ton1 + [Các cung loại (1)] = (3) + [ ]
R1 = Toff1 + [Các cung loại (0)] = (4) + [(0), (1), (2)]
S2 = Ton2 + [Các cung loại (1)] = (1) + [(2)]
R2 = Toff2 + [Các cung loại (0)] = (3) + [(0), (4)]
S3 = Ton3 + [Các cung loại (1)] = (0) + (2) + [ ]
R3 = Toff3 + [Các cung loại (0)] = (1) + (3) + [(4)]
Biểu diễn các hàm này trên bảng Karnaugh và tối thiểu hoá chúng. Q S3 = Q1 Q3 2 Q 3 Q 0 1 Q 1 0 2 Q 3 1 Q 0 1 1 0 1 S 1 = Q2Q3 R1 = Q1 hoặc R1 = Q hoặc R 2 1 = Q3 Q 2 Q 3 1 Q 0 2 Q 3 1 Q 0 Q 0 1 0 1 1 1 S2 = Q2 Q3 R2 = Q2 Q3 Q 2 Q 3 2 Q 3 Q Q 0 1 0 Q 0 1 1 0 1 1 1 Bản R3 =Q2 Q3
Sau khi rút gọn từ bảng 5-12 ta thu ƣợc kết quả sau:
S1 = Q2Q3 ; R1 = Q1 hoặc R1 = Q hoặc R 2 1 = Q 3 S2 = Q2 Q3 ; R2 = Q2 Q3
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục S3 = Q1 Q3 ; R3 =Q 2 Q3
5.4.2. Thiết kế mạch tuần tự từ bảng.
Giả thiết: Cho bảng chuyển ổi trạng thái, bảng ra của mạch (chƣa mã hoá nhị phân).
Xác ịnh: Hệ phƣơng trình nhị phân của mạch vào gồm hệ hàm ra, hệ hàm kích cho các trigơ.
Trên cơ sở ó vẽ sơ ồ mạch. Các bƣớc thực hiện:
Mã hoá tín hiệu vào V, tín hiệu ra R, trạng thái trong của mạch S ể chuyển mạch ban ầu
thành mạch nhị phân có tập tín hiệu vào X, tập tín hiệu ra Y, tập trạng thái trong Q.
Lập bảng chuyển ổi trạng thái, bảng ra của mạch nhị phân ứng với sự mã hoá trên.
Dựa vào bảng các lối vào kích của các trigơ xác ịnh các lối vào kích cho các trigơ ứng
với sự chuyển ổi trong bảng trạng thái.
Viết phƣơng trình lối vào kích cho từng Qi của trigơ và các hàm ra rồi tối thiểu các hàm
này. Trên cơ sở ó xây dựng mạch iện.
Ví dụ: Thiết kế bộ ếm có K = 5, ồ hình trạng thái cho ở hình 5- 16a. Từ ó lập bảng chuyển ổi
trạng thái nhƣ hình 5- 16b, mã hoá trạng thái nhƣ hình 5-16c. Dựa vào hai bảng này và căn
cứ vào bảng hàm kích thích cho trigơ ở hình 5- 16d ta lập ƣợc bảng nhƣ hình 5- 16e. Từ ó
xác ịnh ƣợc các phƣơng trình các lối vào kích cho các loại trigơ. Bảng Karnaugh và kết quả
tối giản giống nhƣ ở mục 5.4.1.2. S Sk 2 Q 3 Q 0 1 k S K Q 0 1 1 0 1 2 1 2 3 0 X 3 4 b) Bảng mã hoá trạng 1 X thái 4 0 a) Bảng chuyển ổi
Q1 Q2 Q3 Qk 1 Qk2 Qk3 D1 D2 D3 T1 T2 T3 R1S1 R2S2 R2S3 J1K1 J2K2 J3K3 0 0 0 0 0 1
0 0 1 0 0 1 X 0 X 0 0 1 0 X 0 X 1 X
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục 0 0 1 0 1 0
0 1 0 0 1 1 X 0 0 1 1 0 0 X 1 X X 1 0 1 0 0 1 1
0 1 1 0 0 1 X 0 0 X 0 1 0 X X 0 1 X 0 1 1 1 0 0
1 0 0 1 1 1 0 1 1 0 1 0 1 X X 1 X 1 1 0 0 0 0 0
0 0 0 1 0 0 1 0 X 0 X 0 X 1 0 X 0 X 1 0 1 X X
X X X X X X X X X X X X X X X X X X X 1 1 0 X X
X X X X X X X X X X X X X X X X X X X 1 1 1 X X
X X X X X X X X X X X X X X X X X X X
e) Bảng trạng thái nhị phân và ầu vào kích cho các loại trigơ Hình 5-16.
5.5. MẠCH TUẦN TỰ ĐƠN GIẢN 5.5.1. Bộ ếm.
Bộ ếm là mạch tuần tự ơn giản, nó ƣợc xây dựng từ các phần tử nhớ là các trigơ và các mạch logic tổ hợp.
Các bộ ếm là thành phần cơ bản của các hệ thống số, chúng ƣợc sử dụng ể ếm thời gian, chia
tần số, iều khiển các mạch khác…Bộ ếm ƣợc sử dụng rất nhiều trong máy tính, trong thông tin. Để
xây dựng bộ ếm, ngƣời ta có thể dùng mã nhị phân hoặc các loại mã khác nhƣ mã Gray, mã NBCD, mã vòng…
Phần này sẽ ƣa ra những ặc iểm cơ bản nhất của bộ ếm và các phƣơng pháp thiết kế bộ ếm.
5.5.1.1. Định nghĩa và phân loại bộ ếm
1. Định nghĩa.
Bộ ếm là một mạch tuần tự tuần hoàn có một lối
vào ếm và một lối ra, mạch có số trạng thái trong bằng
chính hệ số ếm (ký hiệu là M ). Dƣới tác dụng của tín B ộ ếm
hiệu vào ếm, mạch sẽ chuyển từ trạng thái trong này ến
một trạng thái trong khác theo một thứ tự nhất ịnh. Cứ H ệ s ố ếm =
sau M tín hiệu vào ếm mạch lại Hình 5- 17 Sơ ồ khối của bộ trở về trạng thái xuất phát ban ầu.
Sơ ồ khối ƣợc mô tả nhƣ ở hình 5- 17.
2. Đồ hình trạng thái tổng quát của bộ ếm.
Đồ hình trạng thái của bộ ếm có hệ số ếm bằng M ƣợc mô tả ở hình 5-18.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục Xd/0 / 1
Hình 5-18. Đồ hình trạng thái của bộ ếm M
Khi không có tín hiệu vào ếm (X ) mạch giữ nguyên trạng thái cũ, khi có tín hiệu ếm thì mạch
sẽ chuyển ến trạng thái kế tiếp.
Tính chất tuần hoàn của bộ ếm thể hiện ở chỗ: sau M tín hiệu vào X thì mạch lại quay trở về
trạng thái xuất phát ban ầu.
Tín hiệu ra của bộ ếm chỉ xuất hiện (Y = 1) duy nhất trong trƣờng hợp: bộ ếm ang ở trạng
thái M - 1 và có tín hiệu vào X . Khi ó bộ ếm sẽ chuyển về trạng thái 0.
Trong trƣờng hợp cần hiển thị trạng thái của bộ ếm thì phải dùng thêm mạch giải mã.
2. Phân loại bộ ếm.
Có nhiều cách phân loại bộ ếm. Hình 5-19 là cách phân loại iển hình của bộ ếm.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục Đồng b ộ Phân theo cách ho ạt Không ồng Đếm ti ến Phân theo h ƣớng Đếm lùi M = 2N Phân theo h ệ s ố ếm M 2N Bộ Không l ập ếm Phân theo các t ạo M L ập trình Mã nh ị phân Mã NBCD Phân theo mã Mã Gray Mã Johnson Hình Mã vòng
5.4.1.2 . Các b ước thi ết k ế bộ ếm
Hình 5-20 là lƣu ồ thiết kế bộ ếm. V ẽ ồ hình trạng thái
Xác ịnh s ố trigơ của bộ ếm (n)
Mã hoá tr ạng thái theo mã ã cho
Xác ịnh h ệ ph ƣơ ng trình hàm ra,
hàm kích c ủa các trigơ v à t ối thi ểu hoá S ơ ồ
Hình 5-20. Các bƣớc thiết kế bộ
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
A. Bộ ếm ồng bộ.
A.1. Bộ ếm nhị phân
Thiết kế bộ ếm nhị phân ồng bộ có M = 4.
Do M = 4 nên lập ƣợc ồ hình trạng thái ở hình 5-21. Q Hình 0 0 1 1
Từ ó xác ịnh ƣợc số trigơ cần dùng ể thiết kế bộ ếm (n = 2) và mã hoá các trạng thái ó. Hai
trigơ cần ể mã hoá các thái là Q1 và Q0. Dùng bảng hàm kích ể xác ịnh các lối vào kích cho các trigơ. N n +1 Trigơ Q1 Trigơ Q0 Q1 Q0 Qk1
Qk0 R1 S1 J1 K1 T1 R0 S0 J0 K0 T0 0 0 0 1 X 0 0 X 0 0 1 1 X 1 0 1 1 0 0 1 1 X 1 1 0 X 1 1 1 0 1 1 0 X X 0 0 0 1 1 X 1 1 1 0 0 1 0 X 1 1 1 0 X 1 1
Bảng 5-13 Tối thiểu
hoá hàm kích của các trigơ, nhận ƣợc kết quả: Đối với trigơ Q0: R0 = Q0; S0 = Q0 J0 = K0 = 1; T0 = 1; Đối với trigơ Q1: lOMoARcPSD| 36067889 Mục lục
Downloaded by D?a (nyeonggot7@gmail.com)
Hình 5-22. Bộ ếm Mod 4 dùng trigơ RS.
A. 2. Bộ ếm có mod ếm bất kỳ
Thiết kế bộ ếm ồng bộ có M = 5.
Do M = 5 nên lập ƣợc ồ hình trạng thái nhƣ hình 5-23. Q2 Hìn 0 0 0 0 1
Từ ó xác ịnh ƣợc số trigơ cần dùng ể thiết kế bộ ếm (n = 3) và mã hoá các trạng thái ó. Ba
trigơ cần ể mã hoá các thái là Q2, Q1 và Q0. Dùng bảng hàm kích 5-20 ể xác ịnh các lối vào kích cho các trigơ. n n + 1 Trigơ Q2 Trigơ Q1 Trigơ Q0
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục Q2 Q1 Q0 Qk2 Qk1 Qk0 J2 K2 J1 K1 J0 K0 0 0 0 0 0 1 0 X 0 X 1 X 0 0 1 0 1 0 0 X 1 X X 1 0 1 0 0 1 1 0 X X 0 1 X 0 1 1 1 0 0 1 X X 1 X 1 1 0 0 0 0 0 X 1 0 X 0 X Bảng 5-14
Tối thiểu hoá hàm kích của các trigơ, nhận ƣợc kết quả: J0 = Q2 ; K0 = 1; J1 = K1 = Q0; J2 = Q1Q0 ; K2 = 1;
Kiểm tra khả năng tự khởi ộng bằng bảng 5-15. n n + 1 Q2 Q1 Q0 Qk2 Qk1 Qk0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 0 0 Bảng 5-15
Nhìn vào bảng trạng thái 5-15, ta thấy các trạng thái dƣ sau 1 số xung nhịp ều quay trở lại
vòng ếm nên ta nói bộ ếm này tự khởi ộng.
Sơ ồ mạch iện ở hình 5-24: J J J 0 Q 0 1 Q 1 2 Q 2 Hìn > > > C
B. Bộ ếm không ồng bộ.
B. 1. Bộ ếm nhị phân
Các bộ ếm này có sơ ồ rất ơn giản với ặc iểm:
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
- Chỉ dùng một loại trigơ T hoặc JK. Nếu dùng trigơ T thì lối vào T luôn ƣợc nối với
mức logic '1', nếu dùng trigơ JK thì J và K ƣợc nối với nhau và nối với mức '1'.
- Đầu ra của trigơ trƣớc ƣợc nối với lối vào xung nhịp của trigơ sau kế tiếp. Khi ếm tiến
thì lấy ở ầu ra Q, khi ếm lùi thì lấy ở ầu ra Q (với giả thiết xung Clock tích cực tại sƣờn âm ).
- Tín hiệu vào X luôn ƣợc ƣa tới lối vào xung nhịp của trigơ có trọng số nhỏ nhất.
Ví dụ ối với bộ ếm nhị phân không ồng bộ M = 2n dùng các trigơ Q0, Q1 …Qn-1 với Q0 là bit
có trọng số nhỏ nhất, Qn-1 là bit có trọng số lớn nhất, ta có:
- Khi ếm tiến: CQo = X; CQ1 = Q0…CQn-1 = CQn-2. C
- Khi ếm lùi: CQo = X; CQ1 = Q0 …CQn-1 = Qn 2
Sơ ồ của bộ ếm nhị phân không ồng bộ 3 bit (M = 8 - ếm tiến) dùng trigơ JK ƣợc cho ở hình 5-25. J J J
C 0 Q 0 1 Q 1 2 Q 2 Hìn > > >
B. 2. Bộ ếm có mod ếm bất kỳ.
Ví dụ: Thiết kế bộ ếm M = 5 không ồng bộ.
Từ yêu cầu bài toán ta xây dựng sơ ồ khối và ồ hình trạng thái nhƣ ở hình 5-26. Lối ra S0 S1 S2 S3 S4 a) Mô hình bộ ếm yêu
b) Đồ hình trạng thái ban
Hình ầu 5-26 -
Chọn lựa mã hoá trạng thái
Có 5 trạng thái nên số trigơ bằng 3, chọn trigơ JK. Chọn mã BCD8421.
S0 = 000; S1 = 001; S2 = 010; S3 = 011; S4 = 100. -
Chọn xung ồng hồ từ giản ồ xung 5-27. Hình
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục C1 = C ; C2 = Q0 ; C3 = C; - Tìm hệ phƣơng trình: Q 1 1 Q 0 Q 0 0 Q 0 0 1 1 0 1 1 2 2 Qk0 =Q Q2 0 Q 1 Q 0 1 Q 0 Q 0 1 0 Q 0 1 1 1 0 2 2 Q Qk1 =Q1 Bảng Qk2 = Q2 Q1 Q0
Sau khi tối thiểu hoá bằng bảng 5-16 ta nhận ƣợc hệ phƣơng trình: Qk0 =Q Q2 0 Qk1 =Q1 Qk2 = Q2 Q1 Q0
Kiểm tra khả năng tự khởi ộng bằng bảng 5-17: n n + 1 Q2 Q1 Q0 Qk2 Qk1 Qk0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 0 0 Bảng 5-17
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Nhìn vào bảng trạng thái, ta thấy các trạng thái dƣ sau 1 số xung nhịp ều quay trở lại vòng
ếm nên ta nói bộ ếm này tự khởi ộng.
Từ ó ta tìm ƣợc phƣơng trình hàm kích: J0 = Q2 ; K0 = 1; J1 = K1 = 1; J2 = Q1Q0 ; K2 = 1;
Từ ó ta vẽ ƣợc mạch iện của bộ ếm Mod 5 không ồng bộ nhƣ hình 5-28. J J J Hình 0 Q 0 1 Q 1 2 Q 2 > > > C
5.5.2. Bộ ghi dịch.
Bộ ghi dịch có khả năng ghi giữ và dịch thông tin.
5.5.2.1. Cấu tạo và phân loại
a) Cấu tạo:
Bộ ghi dịch gồm một dãy các phần tử ơn bit mắc liên tiếp và óng trên cùng một chip. Các
trigơ sử dụng trong bộ ghi dịch thƣờng là trigơ D hoặc các loại trigơ khác mắc theo kiểu D. Để ghi
n bit thông tin, ngƣời ta sử dụng n trigơ, ầu ra của trigơ này mắc tới ầu vào của trigơ kế tiếp.
Bộ ghi dịch ghi ƣợc n bit thông tin ƣợc gọi là bộ ghi dịch n bit. Hình 5- 29 là sơ ồ của một bộ ghi dịch 4 bit dùng trigơ D L D D D D 0 Q 0 1 Q 1 2 Q 2 2 Q 2 > > > > Hìn C
Thông tin ƣợc nạp vào bộ ghi dịch từng bit một và ƣợc ồng bộ với xung nhịp C. b) Phân loại:
- Phân theo cách ƣa tín hiệu vào và lấy tín hiệu ra:
Vào nối tiếp, ra song song: thông tin ƣợc ƣa vào thanh ghi dịch tuần tự từng bit một,
số liệu ƣợc ƣa ra ồng thời tức là tất cả n trigơ của thanh ghi ƣợc ọc cùng một lúc.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Vào song song, ra song song: thông tin ƣợc ƣa vào và lấy ra ồng thời ở n trigơ.
Vào nối tiếp, ra nối tiếp: thông tin ƣợc ƣa vào và lấy ra tuần tự từng bit một.
Vào song song, ra nối tiếp: thông tin ƣợc ƣa vào ồng thời cả n trigơ, lấy ra tuần tự
từng bit một dƣới sự iều khiển của xung nhịp. - Phân theo hƣớng dịch:
Dịch phải, dịch trái, dịch hai hƣớng, dịch vòng - Phân theo ầu vào:
Đầu vào ơn: mỗi trigơ trong bộ ghi dịch chỉ sử dụng một ầu vào iều khiển, ví dụ nhƣ
trigơ D hay các trigơ khác mắc theo kiểu D.
Đầu vào ôi: các trigơ trong bộ ghi dịch sử dụng cả hai ầuvào iều khiển , ví dụ hai lối
vào iều khiển của trigơ JK hay trigơ RS. - Phân theo ầu ra:
Đầu ra ơn: mỗi trigơ trong bộ ghi dịch chỉ có một ầu ra Qi (hay Qi ) ƣợc ƣa ra chân của vi mạch.
Đầu ra ôi: cả hai ầu ra của trigơ Qi và Qi ều ƣợc ƣa ra chân của vi mạch. c) Ứng
dụng của bộ ghi dịch
Bộ ghi dịch ƣợc sử dụng rộng rãi ể nhớ dữ liệu, chuyển dữ liệu từ song song thành nối tiếp
và ngƣợc lại. Bộ ghi dịch là thành phần không thể thiếu ƣợc trong CPU của các hệ vi xử lý, trong
các cổng vào/ra có khả năng lập trình.
Bộ ghi dịch còn ƣợc dùng ể thiết kế bộ ếm, tạo dãy tín hiệu nhị phân tuần hoàn…
5.5.2.2. Hoạt ộng cơ bản của bộ ghi dịch
Trong phần này ta giới thiệu bộ ghi dịch 4 bit nạp vào nối tiếp hoặc song song, ra nối tiếp và song song, dịch phải.
Sơ ồ bộ ghi dịch này ƣợc trình bày trên hình 5- 29.
Bộ ghi dịch này có thể nạp thông tin vào nối tiếp hoặc song song. Đầu ra nối tiếp ƣợc lấy ra
ở trigơ cuối cùng, ầu ra song song ƣợc lấy ra ồng thời trên cả 4 trigơ. Việc nạp thông tin vào song
song ƣợc thực hiện bởi một trong hai ầu vào Preset 1 và Preset 2 (ây là 2 lối vào phụ). Trƣớc khi
làm việc cần phải xoá tất cả các trigơ về trạng thái '0' nhờ lối vào Clear. Thông tin trong bộ ghi dịch này ƣợc dịch phải.
5.6 MẠCH TUẦN TỰ ĐỒNG BỘ
Phần này trình bày phƣơng pháp cơ bản ể phân tích và thiết kế mạch tuần tự ồng bộ. Mạch
tuần tự ồng bộ là một mạch số bao gồm các mạch tổ hợp và các phần tử nhớ (trigơ), hoạt ộng của
mạch ƣợc ồng bộ bởi xung nhịp C. Trên thực tế ể giảm nhỏ công suất tiêu thụ, thời gian trễ và ể
cho các mạch thực hiện ơn giản, ngƣời ta thƣờng thiết kế sơ ồ sử dụng các trigơ JK và các mạch NAND.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Để nắm vững các vấn ề thiết kế mạch tuần tự ồng bộ, trƣớc hết ta sẽ i phân tích mạch tuần tự.
5.6.1. Phân tích mạch tuần tự ồng bộ.
5.6.1. 1. Các bước phân tích mạch tuần tự ồng bộ.
Bài toán phân tích là bài toán xác ịnh chức năng của một mạch cho trƣớc. Khi tiến hành phân
tích cần tuân theo các bƣớc sau:
- Sơ ồ mạch: Từ sơ ồ cho trƣớc cần xác ịnh chức năng từng phần tử cơ bản của sơ ồ, mối
quan hệ giữa các phần tử ó.
- Xác ịnh các ầu vào và ra, số trạng thái trong của mạch: Coi mạch nhƣ một hộp en cần
phải xác ịnh các ầu vào và ra của mạch, ặc iểm của các ầu vào, ầu ra. Để xác ịnh ƣợc số trạng thái
trong của mạch cần phải xác ịnh xem mạch ƣợc xây dựng từ bao nhiêu phần tử nhớ (trigơ JK) từ ó
xác ịnh ƣợc số trạng thái trong có thể có của mạch.
Gọi số trigơ là n thì số trạng thái có thể có của mạch là 2n.
- Xác ịnh phương trình hàm ra, phương trình hàm kích của các trigơ.
- Lập bảng trạng thái, bảng ra nhị phân là bảng biểu diễn mối quan hệ trạng thái kế tiếp,
tín hiệu ra nhị phân với trạng thái hiện tại và các tín hiệu vào tƣơng ứng .
Dựa vào phƣơng trình ặc trƣng của trigơ xác ịnh ƣợc trạng thái kế tiếp và tín hiệu ra tƣơng
ứng với tín hiệu vào và trạng thái hiện tại của mạch.
- Đồ hình trạng thái: Từ bảng trạng thái xây dựng ồ hình trạng thái và tín hiệu ra của mạch.
- Chức năng của mạch: Dựa vào ồ hình trạng thái xác ịnh ƣợc chức năng của mạch
5.6.1.2. Ví dụ.
Phân tích mạch tuần tự ồng bộ có sơ ồ ƣợc biểu diễn nhƣ hình 5- 30a. Q 0 J Q 0 Q 0 1 0 > > a) C
Bước 1. Sơ ồ trên có hai ầu vào là tín hiệu X và xung nhịp Clock. Có một tín hiệu Z ra, mạch
sử dụng hai phần tử nhớ là hai trigơ JK (Q0 và Q1).
Bước 2: Xác ịnh ầu vào, ầu ra và số trạng thái trong của mạch.
Mạch này có thể ƣợc biểu diễn bằng một “hộp en” có hai ầu vào và một ầu ra. Do mạch ƣợc
cấu tạo bằng hai trigơ nên số trạng thái có thể có của mạch là 4. Cụ thể là: Q1Q0 = 00. 01, 10 và 11.
Bước 3: Xác ịnh phƣơng trình hàm ra và hàm kích cho trigơ.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Từ sơ ồ trên ta tìm ƣợc: + Phƣơng trình hàm ra: Z = C Q1 Q0 + Phƣơng trình hàm kích J0 = Q1; K0 = 1 J 1 = Q0 ; K1 = X Q0 X Q0
Bước 4. Bảng chuyển ổi trạng thái.
Phƣơng trình ặc trƣng của trigơ JK là Qk JQ KQ Phƣơng
trình chuyển ổi trạng thái: Q k 0 J Q0 0 0 K 0 Q 1 Q Q 0 Q 1k J Q1 1 K Q1 1 Q Q01 XQ Q01 Q Q0 1 XQ Q0 1
Từ các phƣơng trình trên ta lập ƣợc bảng chuyển ổi trạng thái Trạng thái Trạng thái kế tiếp Tín hiệu ra hiện tại X = 0 X = 1 X = 0 X = 1 Q0Q1 Q0Q1 Q0Q1 Z Z S0 00 01 01 0 0 S1 01 10 11 0 0 S2 11 00 00 1 1 S3 10 00 00 0 0 b)
Bước 5: Đồ hình trạng thái. Từ bảng chuyển ổi trạng thái trên ta xây dựng ƣợc ồ hình trạng
thái nhƣ sau (mô hình Mealy). Đồ hình gồm 4 trạng thái trong S0, S1, S2, S3. Các trigơ JK hoạt ộng
tại sƣờn âm của xung nhịp. Nhìn vào ồ hình trạng thái ta thấy ở trạng thái trong S2 (Q0Q1 = 11) khi
có xung nhịp C thì mạch sẽ ƣa ra tín hiệu Z = 1.
Bước 6: Chức năng của mạch:
Trên ồ hình trạng thái ta thấy có hai ƣờng chuyển ổi trạng thái là S0 → S1→ S2 → S0 và
S0 → S1→ S3 → S0. Theo ƣờng S0 → S1→ S2 → S0 thì tín hiệu ra Z = 1 sẽ ƣợc ƣa ra cùng thời
iểm có xung nhịp thứ 3. Theo ƣờng S0 → S1→ S3 → S0 thì không có tín hiệu ra (Z = 0). Do vậy ta
sẽ phân tích theo con ƣờng thứ nhất S0 → S1→ S2 → S0 : Sự chuyển ổi trạng thái ầu tiên từ S0 →
S1 chỉ nhờ tác ộng của xung nhịp mà không phụ thuộc vào trạng thái của X. Chuyển ổi trạng thái
thứ hai từ S1 S2 nhờ tác ộng của xung nhịp và sự tác ộng của tín hiệu vào X = 1. Còn sự chuyển
ổi trạng thái thứ ba từ S2 S0 chỉ nhờ tác ộng của xung nhịp mà không phụ thuộc vào tín hiệu vào.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục 0 S 0 S X S 1 1 S Z c). Đồ hình trạng
Nhƣ vậy, mạch chỉ ƣa ra tín hiệu ra Z = 1 khi ƣờng chuyển ổi i qua S2 tức là mạch chỉ ƣa ra
tín hiệu ra Z = 1 khi dãy tín hiệu vào X có dạng 010, 011, 110 và 111. Có thể biểu diễn dãy tín hiệu
vào ể mạch có tín hiệu ra Z = 1 nhƣ sau: 0 1 0 1 1 0 1 1
Tóm lại, mạch cho ở sơ ồ trên có chức năng kiểm tra dãy tín hiệu vào X ở dạng chuỗi có ộ
dài bằng 3. Nếu chuỗi tín hiệu vào có dạng là 1 trong 4 dãy: 010, 011, 110 và 111 mạch sẽ cho tín
hiệu ra Z = 1 tại thời iểm có xung nhịp thứ 3. Độ rộng của tín hiệu ra Z bằng ộ rộng xung nhịp (Z = C Q1 Q0). X Clock Z = C Q Q
d) Dạng xung ra của mạch
Hình 5-30 a, b, c, d . Phân tích mạch tuần tự ồng
5.6.2. Thiết kế mạch tuần tự ồng bộ.
5.6.2.1. Các bước thiết kế mạch tuần tự ồng bộ.
Bước 1: Xác ịnh bài toán, gán hàm và biến, tìm hiểu mối quan hệ giữa chúng.
Bước 2: Xây dựng ồ hình trạng thái, bảng chuyển ổi trạng thái và hàm ra.
Bước 3: Rút gọn trạng thái (tối thiểu hoá trạng thái).
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Việc tối thiểu hoá trạng thái chủ yếu dựa vào khái niệm trạng thái tƣơng ƣơng. Các trạng
thái tƣơng ƣơng với nhau có thể ƣợc thay bằng một trạng thái chung ại diện cho chúng.
Bước 4: Mã hoá trạng thái.
Số biến nhị phân dùng ể mã hoá các trạng thái trong của mạch phụ thuộc vào số lƣợng trạng
thái trong của mạch. Nếu số lƣợng trạng thái trong là N, số biến nhị phân cần dùng là n thì n phải
thoả mãn iều kiện: n log2N.
Có rất nhiều cách mã hoá khác nhau, mỗi cách cho một sơ ồ thực hiện mạch khác nhau. Vấn
ề là phải mã hoá sao cho sơ ồ mạch thực hiện là ơn giản nhất.
Bước 5: Xác ịnh hệ phƣơng trình của mạch. Có hai cách xác ịnh:
+ Lập bảng chuyển ổi trạng thái và tín hiệu ra, từ ó xác ịnh các phƣơng trình kích cho các trigơ.
+ Dựa trực tiếp vào ồ hình trạng thái, viết hệ phƣơng trình Ton, Toff của các trigơ và phƣơng trình hàm ra.
Bước 6: Vẽ sơ ồ thực hiện.
5.6.2.2. Ví dụ.
Thiết kế mạch tuần tự thực hiện nhiệm vụ kiểm tra dãy tín hiệu vào ở dạng nhị phân có ộ
dài bằng 3 ƣợc ƣa vào liên tiếp trên ầu vào X. Nếu dãy tín hiệu vào có dạng là 010 hoặc 011 hoặc
110 hoặc 111 thì Z = 1. Các trƣờng hợp khác Z = 0.
Bước 1: Xác ịnh bài toán. Mạch ƣợc thiết kế có nhiệm vụ phát hiện tín hiệu vào. Khi nhận
ƣợc 1 trong các dãy tín hiệu trên thì mạch sẽ báo rằng ã nhận ƣợc.
Mạch phải thiết kế là mạch ồng bộ, nên sẽ có các lối vào là X- tín hiệu vào, Ck- xung nhịp
iều khiển, Z – tín hiệu ra.
Bước 2: Xây dựng ồ hình trạng thái, bảng chuyển ổi trạng thái Giả sử
trạng thái ban ầu là S0:
Khi tín hiệu vào là X. Ck thì mạch sẽ chuyển tới trạng thái S1. Khi tín hiệu vào là X . Ck
mạch sẽ chuyển ến trạng thái S2.
Tƣơng tự nhƣ vậy. Khi mạch ở trạng thái S1 thì khi có tín hiệu X. Ck mạch chuyển ến
trạng thái S3 và chuyển ến trạng thái S4 khi có tín hiệu X . Ck. Tƣơng tự ta xây dựng ƣợc ồ hình sau 5-31 a.
Nếu mạch ở 1 trong 4 trạng thái S3, S4, S5, S6: khi có tín hiệu vào X. Ck hoặc X . Ck thì mạch
sẽ chuyển về trạng thái ban ầu S0. Khi dãy tín hiệu vào là 110 hoặc 111 (ứng với ƣờng chuyển ổi
trạng thái là S0 S1 S3 S0) hay khi dãy tín hiệu vào là 010hoặc 011 (ứng với ƣờng chuyển ổi
trạng thái là S0 S3 S5 S0) thì mạch sẽ cho tín hiệu ra Z = 1 tại thời iểm xung thứ 3. Với các
ƣờng chuyển ổi khác Z = 0.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục S S S S S Z S S Z
Hình 5-31 a). Đồ hình trạng thái
Từ ồ hình trạng thái ta xây dựng ƣợc bảng chuyển ổi trạng thái nhƣ sau: S Sk Z X = 0 X = 1 X = 0 X = 1 S0 S2 S1 0 0 S1 S4 S3 0 0 S2 S6 S5 0 0 S3 S0 S0 1 1 S4 S0 S0 0 0 S5 S0 S0 1 1 S6 S0 S0 0 0
b) Bảng chuyển ổi trạng thái
Bước 3: Tối thiểu hoá trạng thái. Để có ƣợc sơ ồ mạch ơn giản ta phải tối thiểu hoá các trạng
thái. Trong phần này sẽ giới thiệu phƣơng pháp tối thiểu hoá Caldwell. Cơ sở lý thuyết của việc tối
thiểu hoá là dựa vào khái niệm các trạng thái tƣơng ƣơng.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Định nghĩa các trạng thái tương ương:
Trạng thái Si ƣợc gọi là trạng thái tƣơng ƣơng với trạng thái Sj (Si Sj) khi và chỉ khi:
nếy lấy Si và Sj là hai trạng thái ban ầu thì với mọi dãy tín hiệu vào có thể chúng luôn cho dãy tín hiệu ra giống nhau.
Nếu có nhiều trạng thái tƣơng ƣơng với nhau từng ôi một thì chúng tƣơng ƣơng với nhau
(tính chất bắc cầu). Để kiểm tra một nhóm các trạng thái xem chúng có tƣơng ƣơng với nhau không,
có thể sử dụng bảng trạng thái và tín hiệu ra nhƣ sau: -
Nhóm các trạng thái tƣơng ƣơng phải có những hàng trong bảng tín hiệu ra giống nhau. -
Nhóm các trạng thái tƣơng ƣơng phải có những hàng trong bảng trạng thái ở cùng
một cột (ứng với cùng một tổ hợp tín hiệu vào) là tƣơng ƣơng. Nghĩa là ứng với cùng
một tổ hợp tín hiệu vào các trạng thái kế tiếp của chúng là tƣơng ƣơng.
Quy tắc Caldwell:
Những hàng (tƣơng ứng với trạng thái trong) của bảng chuyển ổi trạng thái và tín hiệu ra sẽ
ƣợc kết hợp với nhau và ƣợc biểu diễn bằng một hàng chung - ặc trƣng (trạng thái ặc trƣng) cho
chúng nếu nhƣ chúng thoả mãn hai iều kiện sau:
1. Các hàng tƣơng ứng trong ma trận ra giống nhau.
2. Trong ma trận ra, các hàng tƣơng ứng phải thoả mãn 1 trong 3 iều sau: -
Các hàng trong ma trận trạng thái giống nhau. -
Các trạng thái ở trong cùng một cột nằm trong nhóm trạng thái ƣợc xét. -
Các trạng thái ở trong cùng một cột là các trạng thái tƣơng ƣơng.
Sau khi ã thay thế các trạng thái tƣơng ƣơng bằng một trạng thái chung ặc trƣng cho chúng,
lặp lại các công việc tìm các trạng thái tƣơng ƣơng khác cho ến khi không thể tìm ƣợc các trạng
thái tƣơng ƣơng nào nữa thì dừng lại. Số trạng thái trong bảng chuyển ổi trạng thái là tối thiểu.
Nhƣợc iểm của phƣơng pháp này là khi số trạng thái quá lớn thì công việc tối thiểu hoá mất nhiều thời gian.
Áp dụng quy tắc Caldwell cho bài toán trên ta thấy trạng thái S4 tƣơng ƣơng với trạng thái
S6 (S4 S6), S3 tƣơng ƣơng với S5 (S3 S5). Thay thế các trạng thái tƣơng ƣơng bằng một trạng
thái chung ặc trƣng cho chúng. Ví dụ thay thế S4, S6 bằng S46, thay thế S3, S5 bằng S35. Từ ó lập ƣợc bảng X 0 1 X 0 1 chuyển ổi trạng S S thái nhƣ 2 S 1 S Z Z = 0 = 0
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục sau: SS S S 12 S 12 S 0 2 46 35 Z Z = 0 = 0 SS S S 1 Z Z
d) Bảng chuyển ổi trạng
c) Bảng chuyển ổi trạng thái sau khi gộp S1 và S2
thái sau khi gộp S3 và S5, S4 và
Bước 4: Sau khi gộp hai trạng thái S1 và
S2 thành trạng thái chung S12 thì mạch chỉ còn 0 4 trạng thái S S
0, S12, S35, S46. Mã hoá 4 trạng
thái này bằng hai biến nhị phân Q1 và Q0. 0 S Mã X hoá S 0 1 1 1 S S S0 Z S12 S f).
Đồ hình trạng thái tối Bước
5: Xác ịnh hệ phƣơng trình của mạch. Có
hai cách xác ịnh hệ phƣơng trình này. Cách 1:
Dựa vào bảng chuyển ổi trạng thái ta lập bảng hàm kích 5-18 cho hai trigơ Q0 và Q1.
Dùng bảng Karnaugh 5-19 ể rút gọn, ta thu ƣợc kết quả sau: J0 =Q1 ; K0 = 1 J1 = Q0 ; K1 = X Q0 Z = X Q0Q1
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục Trạng thái Trạng thái kế Các ầu vào của trigơ hiện tại tiếp X = 0 X = 1 X = 0 X = 1 X = 0 X = 1 Q0Q1 Q0Q1 Q0Q1 J0 K0 J0 K0 J1 K1 J1 K1 00 01 01 0 X 0 X 1 X 1 X Z = 0 Z = 0 01 10 11 1 X 1 X X 1 X 0 Z = 0 Z = 0 11 00 00 X 1 X 1 X 1 X 1 Z = 1 Z = 1 10 00 00 X 1 X 1 0 X 0 X Z = 0 Z = 0 Z = X Q0Q1 của
từng trigơ và phƣơng trình tín hiệu ra. Đối với trigơ JK nếu: Ton Q = T* Q JQ = T* ToffQ = T** Q KQ = T**
Đối với trƣờng hợp này ta có:
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục T onQ0 S X12 S12 X S12 Q Q01 J0 Q1 T K offQ 0 1 0 S35 S46 Q Q0 1 Q Q0 1 Q0 T onQ1 S X0 0 Q Q 1 Q 0 J1 T K offQ1
S12 X S35 Q Q X01 Q Q01 Q (Q X1 0 Q 1 Q X0 )0 Q0 X Q0
Phƣơng trình hàm ra Z = Q0Q1Ck Bƣớc 6: Sơ ồ mạch iện: Q 0 J Q 0 Q 0 1 0 > > C
Hình 5-31a, b, c, d, e, f. Thi ết k ế m ạch
5.7. MẠCH TUẦN TỰ KHÔNG ĐỒNG BỘ
Phần 5.6 ã nghiên cứu các mạch tuần tự ồng bộ, hoạt ộng của chúng ƣợc iều khiển bởi các
xung nhịp. Nhƣng trên thực tế có nhiều mạch lại ƣợc iều khiển bởi các sự kiện mà không tuân theo
một quy luật nào cả. Ví dụ một hệ thống chống trộm sẽ chỉ hoạt ộng khi có trộm. Những mạch tuần
tự hoạt ộng theo kiểu nhƣ vậy gọi là mạch tuần tự không ồng bộ.
Mạch tuần tự không ồng bộ có thể thiết kế:
- Chỉ dùng những mạch NAND.
- Dùng trigơ RS không ồng bộ và các mạch NAND.
Việc thiết kế mạch tuần tự không ồng bộ dùng các trigơ loại không ồng bộ khác hoàn toàn tƣơng tự.
5.7.1. Các bƣớc thiết kế mạch tuần tự không ồng bộ
Bước 1: Xác ịnh bài toán, gán hàm và biến, tìm hiểu mối quan hệ giữa chúng.
Bước 2: Xây dựng ồ hình trạng thái, bảng chuyển ổi trạng thái và hàm ra.
Bước 3: Rút gọn trạng thái (tối thiểu hoá trạng thái).
Việc tối thiểu hoá trạng thái chủ yếu dựa vào khái niệm trạng thái tƣơng ƣơng. Các trạng
thái tƣơng ƣơng với nhau có thể ƣợc thay bằng một trạng thái chung ại diện cho chúng.
Bước 4: Mã hoá trạng thái.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoAR cPSD| 36067889 Mục lục
Số biến nhị phân dùng ể mã hoá các trạng thái trong của mạch phụ thuộc vào số lƣợng trạng
thái trong của mạch. Nếu số lƣợng trạng thái trong là N, số biến nhị phân cần dùng là n thì n phải
thoả mãn iều kiện: n log2N.
Có rất nhiều cách mã hoá khác nhau, mỗi cách cho một sơ ồ thực hiện mạch khác nhau.
Vấn ề là phải mã hoá sao cho sơ ồ mạch thực hiện là ơn giản nhất.
Do mạch không ồng bộ hoạt ộng không có sự tác ộng của xung nhịp cho nên trong mạch
thƣờng có các hiện tƣợng chạy ua làm cho hoạt ộng của mạch bị sai, vì vậy khi mã hoá trạng thái
phải tránh hiện tƣợng này.
Bước 5: Xác ịnh hệ phƣơng trình của mạch. Có hai cách xác ịnh:
+ Lập bảng chuyển ổi trạng thái và tín hiệu ra, từ ó xác ịnh các phƣơng trình kích cho các trigơ.
+ Dựa trực tiếp vào ồ hình trạng thái, viết hệ phƣơng trình Ton, Toff của các trigơ và phƣơng trình hàm ra.
Cả hai cách này ều có hai loại phƣơng trình: -
Phƣơng trình của mạch chỉ dùng NAND. -
Phƣơng trình của mạch dùng trigơ RS không ồng bộ và các mạch NAND Bước 6: Vẽ sơ ồ thực hiện.
Sau ây là nội dung của từng phƣơng pháp. Cách
1: Dựa vào bảng chuyển ổi trạng thái. a) Chỉ dùng các mạch NAND
Ký hiệu : A, B, …N là các biến nhị phân dùng ể mã hoá các trạng thái trong của mạch.
X1, X2…Xm là các tín hiệu vào ã ƣợc mã hoá nhị phân.
Z1, Z2…Zm là các tín hiệu ra ã ƣợc mã hoá nhị phân.
Dựa vào bảng chuyển ổi trạng thái xác ịnh hệ phƣơng trình:
Ak = fA (A, B, …N , X1, X2…Xm )
Bk = fB (A, B, …N , X1, X2…Xm ) ……
Nk = fN (A, B, …N , X1, X2…Xm )
Z1 = g1 (A, B, …N , X1, X2…Xm )
Z2 = g2 (A, B, …N , X1, X2…Xm ) ……
Zn = gn (A, B, …N , X1, X2…Xm )
Tối thiểu hoá hệ hàm và viết phƣơng trình ở dạng chỉ dùng NAND.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
b) Mạch dùng trigơ RS và các mạch NAND
Trong bảng trạng thái căn cứ vào sự thay ổi trạng thái của từng trigơ:
A Ak, B Bk,…, N Nk, xác ịnh ƣợc giá trị tƣơng ứng của ầu vào kích R, S cho từng trigơ,
từ ó viết ƣợc hệ phƣơng trình:
RA = 1 (A , …N , X1, X2…Xm )
SA = 2 (A , …N , X1, X2…Xm )
Tối thiểu hoá các hàm và viết phƣơng trình ở dạng chỉ dùng NAND.
Tƣơng tự với B, C,…N cũng nhƣ vậy.
Ta xác ịnh tín hiệu ra :
Z = (A , …N , X1, X2…Xm )
Tối thiểu hoá và viết phƣơng trình ở dạng chỉ dùng NAND.
Cách 2: Dựa trực tiếp vào ồ hình trạng thái
Ta có phƣơng trình ầu vào kích (R, S) của trigơ A là:
SA = tập hợp bật của A + [(1)]
RA = tập hợp tắt của A + [(0)]
Làm tƣơng tự với các trigơ khác.
a) Chỉ dùng mạch NAND
Ta có phƣơng trình ặc trƣng của trigơ RS Qk S RQ AkSA R AA
Sau ó ta phải tối thiểu hoá phƣơng trình và viết dƣới dạng chỉ dùng NAND. Đối với các
trigơ khác cũng làm nhƣ vậy.
b) Dùng các trigơ RS không ồng bộ và các mạch NAND
RA = 1A (A , …N , X1, X2…Xm )
SA = 2A (A , …N , X1, X2…Xm ) ……
RN = 1N (A , …N , X1, X2…Xm )
SN = 2N (A , …N , X1, X2…Xm )
Z1 = 1 (A , …N , X1, X2…Xm )
Z2 = 2 (A , …N , X1, X2…Xm )
Downloaded by D?a (nyeonggot7@gmail.com) M ạc h logic 1 lOMoARcPSD| 36067889 Mục lục ……
Zn = n (A , …N , X1, X2…Xm ) Tối
thiểu hoá hệ phƣơng trình. 5.7.2. Ví dụ
Một mạch tuần tự không ồng bộ ƣợc thiết kế ể ếm số ngƣời vào thăm một viện bảo tàng.
Mạch gồm hai èn X1, X2 ƣợc bố trí cách nhau 10 met. Mạch ƣợc thiết kế sao cho mỗi lần chỉ ếm ƣợc một ngƣời. 1 Lối ra L ối X1
a) Bố trí các èn ở của vào viện bảo
Khi có một ngƣời i vào thì hai èn sẽ bị chắn liên tiếp. Đầu tiên X1 bị chắn, tiếp ến cả X1 và X2
cùng bị chắn, sau ó ến X2 bị chắn. Khi ó mạch cho ra tín hiệu Z = 1. Khi một ngƣời ra thì sẽ ngƣợc
lại. Đầu tiên èn X2 sẽ bị chắn, sau ó cả X1 và X2 cùng bị chắn và cuói cùng chỉ có X1 bị chắn. Sơ ồ
khối của mạch tạo tín hiệu ếm Z ƣợc mô tả bởi hình 5-32b.
Hai lối vào của mạch là X1 X2. Đầu ra Z ƣợc ƣa tới lối vào của bộ giải mã.
Ta quy ƣớc: èn bị chắn = X; ngƣợc lại thì = X .
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục ng ra
S0 là trạng thái ban ầu của mạch. Nếu một ngƣời i vào thì sự chuyển ổi của mạch sẽ là
S0 S1 S2 S3 S0. Nếu một ngƣời i ra thì quá trình chuyển ổi trạng thái của mạch là S0 S3
S4 S1 S0. Khi có một ngƣời ngập ngừng sau ó lại quay ra ban ầu chắn èn X1 sau ó quay ra thì
mạch sẽ chuyển ổi trạng thái S0 S1 S0 , lúc ó mạch sẽ không thực hiện ếm.
Tƣơng ứng với ồ hình trạng thái trên ta lập ƣợc bảng chuyển ổi trạng thái sau
Bảng có 5 hàng ứng với 5 trạng thái hiện tại có thể xuất hiện và 4 cột, mỗi cột ứng với một
tổ hợp giá trị có thể của X1, X2. Mỗi ô của bảng biểu diễn trạng thái kế tiếp và tín hiệu ra tƣơng ứng
với trạng thái hiện tại và giá trị của tín hiệu vào X1, X2.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Trong bảng chuyển ổi trạng thái, những ô ƣợc khoanh tròn là những ô có trạng thái kế tiếp
bằng trạng thái hiện tại. Những trạng thái ó là những trạng thái ổn ịnh. Điều kiện cho trạng thái ổn ịnh là Sk = S.
Trên bảng có những ô trống. Những ô này tƣơng ứng với các tổ hợp tín hiệu không xuất hiện
ở ầu vào. Những ô này có thể iền giá trị tuỳ chọn ể tối thiểu hoá hệ phƣơng trình của mạch.
Tiến hành tối thiểu hoá:
Có thể gán trạng thái kế tiếp và tín hiệu ra vào các ô trống sao cho hàng có ô trống có thể kết hợp với các hàng khác.
Ở bảng chuyển ổi trạng thái các hàng S0, S1, S2, và S3, S4 có các trạng thái kế tiếp và tín hiệu
ra tƣơng ứng là giống nhau nếu nhƣ ta gán:
- ô trông của hàng ầu tiên (ứng với S0) là S2 / Z = 1, - ô trông của hàng thứ hai là S3 / Z = 0,
- ô trông của hàng thứ tƣ là S1 / Z = 0,
- ô trông của hàng thứ ba và thứ năm là S0 / Z = 0,
Khi ó bẳng chuyển ổi trạng thái ƣợc rút gọn lại nhƣ sau:
Mạch chỉ có hai trạng thái nên ể mã hoá ta chỉ cần sử dụng một biến nhị phân A. Để mã hoá
trạng thái S012 thì A = 0, S34 thì A = 1. Tín hiệu ra Z = 1 ở trạng thái S012 khi X1 X2 = 11.
Ta dùng trigơ RS ể thiết kế.
Ta có phƣơng trình ầu vào kích (R, S) của trigơ là:
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
S = tập hợp bật của Q + [(1)] ; Tập hợp bật của Q (Ton) là các R C Q Qk cung mà Q chuyển từ 0 1. ung S 0 0 S A A X1 X2 A X1 X2 X X1 2 X 0 0
R = tập hợp tắt của Q + [(0)] ; Tập hợp tắt của Q (Toff) là các cung mà Q chuyển từ 1 0. R A AX2 A X1 X2 A X1 X2 X2
Các cung [(0)], [(1)] ƣợc lấy giá trị không xác ịnh (x) và ƣợc dùng ể tối thiểu hoá. Phƣơng
trình ặc trƣng của trigơ RS Z 1 AXX 2 Q S R Q k A A A
Thay giá trị của RA, SA vào biểu thức thu ƣợc kết quả: A X
g) S ơ ồ m ạch ch ỉ dùng X X A X X X A X X X Ak 1 2 2 1 2 2 1 2 . 2 Phƣơng trình ra: S
Nếu thiết kế mạch dùng trigơ RS và các mạch R NAND ta có: h) Sơ ồ mạch chỉ dùng S A X X1 2 RA X2 Hình 5-32 a, b, c,
d, e, f, g, h. Thiết kế mạch tuần
Và mạch ƣợc biểu diễn ở hình 5-32 g, h.
5.7. HIỆN TƢỢNG CHU KỲ VÀ CHẠY ĐUA TRONG MẠCH KHÔNG ĐỒNG BỘ
Đối với mạch tuần tự ồng bộ, việc mã hoá trạng thái là làm sao cho sơ ồ thực hiện mạch là ơn giản nhất.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Đối với mạch tuần tự không ồng bộ, trong mạch thƣờng xảy ra các hiện tƣợng hoặc là chu
kỳ hoặc là chạy ua. Những hiện tƣợng này làm cho mạch hoạt ộng sai lệch i so với chức năng của
nó. Vì vậy, khi mã hoá trạng thái của mạch tuần tự không ồng bộ ta phải tránh các trƣờng hợp ó.
5.7.1. Hiện tƣợng chu kỳ trong mạch tuần tự không ồng bộ.
Định nghĩa:
Hiện tƣợng chu kỳ là hiện tƣợng tại một tổ hợp tín hiệu vào nào ó, mạch liên tục chuyển từ
trạng thái này sang trạng thái khác theo một chu kỳ kín. Nghĩa là trong quá trình ó không có trạng
thái nào ổn ịnh. Do vậy, khi thay ổi tín hiệu vào không xác ịnh ƣợc mạch ang ở trạng thái nào trong
dãy trạng thái nói trên.
Ví dụ: ứng với một tổ hợp tín hiệu vào quá trình chuyển ổi trạng thái theo chu trình sau:
Trên bảng trạng thái hiện tƣợng chu kỳ ƣợc thể hiện ở chỗ: cột ứng với tổ hợp tín hiệu vào
ó không có trạng thái nào ƣợc khoanh tròn (không có trạng thái nào ổn ịnh).
Ví dụ: Đồ hình trạng thái của một mạch tuần tự không ồng bộ ƣợc biểu diễn trên hình 5- 33a.
Việc mã hoá trạng thái sử dụng biến nhị phân A và B là tuỳ chọn. Từ ồ hình trạng thái ta lập bảng
chuyển ổi trạng thái 5-33b. X S 0 1 X X S S S 0 2 1 X S S S Hình 1 2 2 a) Đồ hình trạng S S S
Giả thiết ban ầu mạch ở trạng thái S3 (AB = 10) và X = 0. Sau ó tín hiệu vào X thay ổi từ 0
ến 1 thì mạch sẽ chuyển trạng thái từ S3 sang S0. Nếu X vẫn bằng 1 thì mạch sẽ lần lƣợt chuyển ến
các trạng thái tiếp theo là S1, S2, …S0. Khi X = 1 chu trình chuyển ổi trạng thái nhƣ sau:
Khi ó mạch không có trạng thái ổn ịnh.
5.7.2. Hiện tƣợng chạy ua trong mạch tuần tự không ồng bộ.
Định nghĩa:
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Hiện tƣợng chạy ua trong mạch không ồng bộ là hiện tƣợng: do tính không ồng nhất của các
phần tử nhị phân dùng ể mã hoá trạng thái, vì mạch hoạt ộng không ồng bộ, khi mạch chuyển trạng
thái từ Si Sj mạch có thể chuyển biến trạng thái theo những con ƣờng khác nhau.
Nếu trạng thái cuối cùng của những con ƣờng ó là ổn ịnh và duy nhất thì chạy ua không nguy
hiểm. Ngƣợc lại, chạy ua nguy hiểm là những cách chuyển biến trạng thái khác nhau ó cuối cùng
dẫn ến các trạng thái ổn ịnh khác nhau, có thể tới trạng thái khoá và không thoát ra ƣợc.
Ví dụ: Chạy ua không nguy hiểm: Một mạch tuần tự không ồng bộ có bảng trạng thái mô tả ở hình 5-35 (mục trên).
Nhìn vào bảng ta thấy nếu mạch ang ở trạng thái S0 (AB = 00) tín hiệu vào X thay ổi từ 0
1 mạch sẽ chuyển trƣợc tiếp tới trạng thái S2 (AB = 01) và nếu X vẫn bằng 0 trạng thái tiếp theo
của mạch sẽ là S3, nó sẽ là trạng thái ổn ịnh cuối cùng của mạch nếu nhƣ X vẫn bằng 0. X AB 0 1 S B thay A thay ổi trƣớc A 00 S S ổi trƣớc B A, B S 0 2 1 cùng thay ổi 01 S S S 1 2 2
Hình 5-34. Hiện tƣợng chạy ua không
nguy hiểm trong mạch tuần tự không ồng bộ
Mạch có thể thay ổi trạng thái theo những con ƣờng khác nhau tuỳ thuộc vào thứ tự thay ổi
(hay thời gian quá ộ) của A và B.
Nếu A và B thay ổi ồng thời mạch sẽ chuyển trạng thái sang S2 rồi mới sang S3.
Nếu B thay ổi trƣớc A thì mạch sẽ lần lƣợt chuyển qua S1, S2 rồi mới sang S3.
Nếu A thay ổi trƣớc B mạch sẽ chuyển ổi từ S0 S3.
Ta thấy rằng cả ba con ƣờng ều dẫn ến cùng một trạng thái ổn ịnh S3. Vậy hiện tƣợng chạy ua này không nguy hiểm.
Khi mạch ang ở trạng thái ổn ịnh (trạng thái ƣợc khoang tròn), nó chỉ thay ổi trạng thái khi tín hiệu vào thay ổi.
Chạy ua nguy hiểm: Đồ hình trạng thái của mạch không ồng bộ mô tả ở hình 5- 35a. X X B thay ổi S 1 trƣớc 11 AB S S A, B thay X X 0 00 0 1 ổi ồng thời S S 2 01 0 2 a) Đồ hình trạng Hình 5- 5
3 . Hiện tƣợng chạy ua nguy hiểm trong mạch kh ông
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Giả thiết trạng thái ban ầu của mạch là S0 (AB = 00) và tín hiệu vào X = 0. Nếu X thay ổi từ
0 1 thì mạch sẽ chuyển ổi trạng thái nhƣ sau:
- Nếu A, B thay ổi ồng thời thì mạch sẽ chuyển ến trạng thái S1.
- Nếu B thay ổi trƣớc A thì mạch sẽ chuyển ến trạng thái S2.
- Nếu A thay ổi trƣớc B thì mạch sẽ chuyển ến trạng thái S3.
Ở ây trạng thái S3 là trạng thái “khoá”. Nhƣ vậy khi A thay ổi trƣớc B thì mạch sẽ rơi vào
trạng thái khoá và không thoát ra ƣợc.
Chạy ua này là chạy ua nguy hiểm.
5.7.3. Tối thiểu hoá và mã hoá trạng thái trong mạch tuần tự không ồng bộ.
5.7.3.1. Tối thiểu hoá trạng thái
Tối thiểu hoá trạng thái là giảm bớt số trạng thái (nếu có thể) ể mạch thiết kế là ơn giản và do vậy tin cậy hơn.
Đối với các ô trông trong bảng chuyển ổi trạng thái (những ô này ứng với tổ hợp tín hiệu vào
không xuất hiện) có thể lấy giá trị tuỳ chọn ể kết quả tối thiểu hoá là tối giản.
5.7.3.2. Mã hoá trạng thái
Sử dụng các biến nhị phân ể mã hoá các trạng thái trong của mạch. Đối với mạch tuần tự
không ồng bộ phải mã hoá trạng thái ể tránh ƣợc hiện tƣợng chu kỳ và chạy ua.
Để tránh ƣợc hiện tƣợng chu kỳ thì khi có mọi tín hiệu vào nhƣng mạch phải luôn có một trạng thái ổn ịnh.
Để tránh hiện tƣợng chạy ua, phải mã hoá trạng thái sao cho với tất cả các chuyển ổi trạng
thái có thể có của mạch chỉ có duy nhất một biến thay ổi.
Ví dụ. Đồ hình trạng thái của mạch tuần tự không ồng bộ ƣợc mô tả nhƣ hình 5-36: B B 01 01 X X
a) Đồ hình trạng thái ban
b) Đồ hình trạng thái và mã hoá tránh chạy ua
Hình 5-36. Tránh chạy ua trong mạch không
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Cần hai biến nhị phân A và B ể mã hoá 3 trạng thái này. Giả sử chọn cách mã hoá nhƣ hình a.
Với cách mã hoá này khi thay ổi từ S2 S0 cả hai biến A và B ều thay ổi. Điều này dẫn ến
hiện tƣợng chạy ua trong mạch.
Do vậy, ể tránh hiện tƣợng chạy ua ƣa thêm một trạng thái giả S3 ể cho thay ổi từ S2 S0
thông qua trạng thái giả này bảo ảm quá trình thay ổi trạng thái luôn chỉ có một biến thay ổi. Đồ
hình này tránh ƣợc hiện tƣợng chạy ua.
Khi sử dụng các trạng thái giả ể mã hoá cho mạch cần lƣu ý tìm cách cho mạch thoát khỏi
các trạng thái giả ó. Phần lớn các trƣờng hợp ta cho mạch thoát khỏi các trạng thái giả ó vô iều kiện. TÓM TẮT
Khác với mạch logic tổ hợp, mạch logic tuần tự có tín hiệu ầu ra phụ thuộc không những tín
hiệu ầu vào ở thời iểm xét mà cả vào trạng thái mạch iện sẵn có ở thời iểm ó. Đây là ặc iểm chức
năng logic của mạch tuần tự. Để nhớ trạng thái mạch iện, mạch tuần tự phải có phần
tử nhớ - ó là các trigơ.
1- Tính chất cơ bản của Trigơ
Trigơ là linh kiện logic cơ bản của mạch số. Trigơ có hai trạng thái ổn ịnh, dƣới tác dụng của
tín hiệu bên ngoài có thể chuyển ổi từ trạng thái ổn ịnh này sang trạng thái ổn ịnh kia, nếu không
có tác dụng tín hiệu bên ngoài thì nó duy trì mãi trạng thái ổn ịnh vốn có. Vì thế, trigơ có thể ƣợc
dùng làm phần tử nhớ của số nhị phân.
2- Quan hệ giữa chức năng logic và hình thức cấu trúc của trigơ
Chức năng logic và hình thức cấu trúc của trigơ là hai khái niệm khác nhau. Chức năng logic
là quan hệ giữa trạng thái tiếp theo của ầu ra với trạng thái hiện tại của ầu ra và các tín hiệu ầu vào.
Do chức năng logic khác nhau mà trigơ ƣợc phân thành các loại RS, D, T, JK. Còn do hình thức
cấu trúc khác nhau mà trigơ lại ƣợc phân thành loại trigơ thƣờng và loại trigơ chính phụ.
Một trigơ có chức năng logic xác ịnh có thể thực hiện bằng các hình thức cấu trúc khác nhau.
Ví dụ, các trigơ cấu trúc loại chính phụ và loại thƣờng ều có thể thực hiện chức năng của một trigơ
khác. Nghĩa là cùng một cấu trúc có thể ảm trách những chức năng khác nhau.
3- Mạch tuần tự cụ thể có rất nhiều chủng loại. Chƣơng này chỉ giới thiệu một số loại
mạch tuần tự iển hình: bộ ếm, bộ ghi dịch…Đồng thời với việc nắm vững cấu trúc, nguyên
lý công tác và ặc iểm của các mạch tuần tự ó, chúng ta cũng phải nắm vững ƣợc ặc iểm chung
của mạch tuần tự và phƣơng pháp chung khi phân tích và thiết kế mạch tuần tự.
CÂU HỎI ÔN TẬP CHƢƠNG 5
1. Mạch logic tuần tự là mạch: a.
Có tín hiệu ở ầu ra chỉ phụ thuộc vào tín hiệu ở ầu vào của mạch tại thời iểm ang xét. b.
Không những tín hiệu ở ầu ra phụ thuộc vào tín hiệu ở ầu vào mà còn phụ thuộc vào
trạng thái trong của mạch tại thời iểm ang xét. c.
Cả hai phƣơng án trên ều úng. d.
Không có phƣơng án nào úng.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoAR cPSD| 36067889 Mục lục
2. Cho các trigơ cơ bản loại RS, JK, D và T. Loại trigơ nào trong số các loại này có thể thực
hiện ƣợc mà không cần tín hiệu ồng bộ. a. Trigơ RS và trigơ D. b. Trigơ JK và trigơ T. c. Trigơ RS và trigơ T. d. Trigơ JK và trigơ D
3. Trong các loại trigơ sau, trigơ nào còn tồn tại tổ hợp cấm: a. Trigơ D. b. Trigơ T c. Trigơ RS. d. Trigơ JK.
4. Trigơ JK ồng bộ cấu tạo từ cổng NAND hoạt ộng ở: a.
Sƣờn âm của xung nhịp. b.
Sƣờn dƣơng của xung nhịp. c. Cả hai sƣờn xung. d.
Cả ba phƣơng án trên ều úng.
5. Trigơ JK ồng bộ cấu tạo từ cổng NOR hoạt ộng ở: a.
Sƣờn âm của xung nhịp. b.
Sƣờn dƣơng của xung nhịp. c. Cả hai sƣờn xung. d.
Cả ba phƣơng án trên ều úng.
6. Cần bao nhiêu cổng NAND ể thực hiện tạo ra một trigơ RS ồng bộ: a. 2. b. 3. c. 4. d. 5. 7.
Nếu ầu vào D của trigơ thay ổi từ cao ến thấp thì ầu ra
a. thay ổi trạng thái của nó một cách tức thời
b. sẽ thay ổi sau khi có xung nhịp clock ở ầu vào .
c. sẽ thay ổi sau khi có 2 xung nhịp clock ở ầu vào .
d. sẽ không thay khi có xung nhịp tiếp theo. 8.
Một trigơ JK ƣợc ở chế ộ lật. Nếu tần số Clock của nó là 1000 hz thì tần số tại lối ra là:
Downloaded by D?a (nyeonggot7@gmail.com) lOMoAR cPSD| 36067889 Mục lục a. 2000 hz. b. 1000 hz. c. 100 hz. d. 500 hz. 9.
Phƣơng trình ặc trƣng của trigơ JK là: a. Qk JQ KQ. b. Qk JQ KQ. c. Qk JQ KQ d. Qk JQ KQ 10.
Mô hình Mealy là mô hình:
a. có hàm ra phụ thuộc vào tín hiệu vào và trạng thái trong của mạch.
b. có hàm ra phụ thuộc vào tín hiệu vào.
c. có hàm ra phụ thuộc vào trạng thái trong của mạch.
d. không có phƣơng án nào úng. 11.
Mô hình Moore là mô hình:
a. có hàm ra phụ thuộc vào tín hiệu vào và trạng thái trong của mạch.
b. có hàm ra phụ thuộc vào tín hiệu vào.
c. có hàm ra phụ thuộc vào trạng thái trong của mạch.
d. không có phƣơng án nào úng. 12.
Các phƣơng pháp mô tả mạch tuần tự:
a. Bảng chuyển ổi trạng thái. b. Bảng tín hiệu ra. c. Đồ hình trạng thái.
d. Cả ba phƣơng án trên ều úng. 13.
Các phần tử nhớ của bộ ghi dịch là: a. Trigơ D. b. Trigơ RS. c. Trigơ JK.
d. Bất kỳ loại trigơ nào nhƣng phải ƣa về dạng trigơ D. 14.
Cần bao nhiêu trigơ ể thực hiện tạo ra một bộ ghi dịch 4 bit: a. 2. b. 3. c. 4. d. 5.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục 15.
Bằng cách nào tạo ra ƣợc một Trigơ Chính - phụ (MS):
a. Từ hai trigơ cùng loại ồng bộ.
b. Từ hai trigơ cùng loại.
c. Từ ba trigơ cùng loại.
d. Từ 4 trigơ cùng loại. 16. Bộ ếm mã Johnson là: a. Bộ ếm vòng. b. Bộ ếm vòng xoắn. c. Bộ ếm nhị phân.
d. Cả ba phƣơng án trên ều úng. 17.
Một bộ ếm nhị phân 4 bit thì tần số tại lối ra của bit có trọng số lớn nhất so với tần số xung nhịp: a. nhỏ hơn 2 lần. b. nhỏ hơn 4 lần. c. nhỏ hơn 8 lần. d. nhỏ hơn 16 lần. 18.
Trên bộ ếm ồng bộ, các lối vào Clock
a. phải ƣợc nối với tầng LSB của bộ ếm.
b. phải ƣợc nối với tầng MSB của bộ ếm.
c. là chung cho mỗi tầng của bộ ếm.
d. phải là dạng xung ƣợc phát theo kiểu ơn bƣớc. c. C hỉ CÁC LỐI VÀO PHÁT XUNG HOẠT ĐỘNG Ở MỨC CÁC LỐI VÀO DỮ HOẠT ĐỘNG Ở MỨC CAO x o H á c á 19.
Với IC xuất hiện trên hình 1, chân c lố CLEAR i
a. xoá tất cả 6 lối ra của IC. ra từ
b. lập tất cả 6 lối ra của IC. Q
Downloaded by D?a (nyeonggot7@gmail.com) lOMoAR cPSD| 36067889 Mục lục D ến QA. CÁC LỐI RA
HOẠT ĐỘNG Ở MỨC
d. Chỉ xoá các lối ra CARRY và BORROW. CÁC LỐI RA DỮ
LIỆU HOẠT ĐỘNG Ở MỨC 20.
Nếu các lối vào của LS 193 có giá trị là 1010, thì các lối ra của bộ ếm sẽ là:
a. hiển thị giá trị 1010 sau khi chức năng LOAD ƣợc kích hoạt.
b. hiển thị giá trị 0101 là giá trị ảo của 1010 sau khi chức năng LOAD ƣợc kích hoạt.
c. hiển thị giá trị 1010 sau một xung clock.
d. sẽ tăng lên nhƣng không thể giảm xuống. 21.
Các lối ra CARRY và BORROW của bộ ếm LS 193:
a. bình thƣờng ở mức thấp và sẽ phát ra một xung hoạt ộng ở mức cao.
b. có thể ƣợc ƣa lên mức cao bằng cách kích hoạt chức năng LOAD.
c. có thể ƣợc ƣa xuống mức thấp bằng cách kích hoạt chức năng CLEAR.
d. bình thƣờng ở mức cao và sẽ phát ra một xung hoạt ộng ở mức thấp. 22.
Trên bộ ếm LS 193, bộ ếm thực hiện ếm tiến:
a. nếu chân DOWN ƣợc cấp xung và chân UP nối lên VCC.
b. nếu chân UP ƣợc cấp xung và chân DOWN nối lên VCC.
c. chân UP và DOWN ƣợc cấp xung ồng thời.
d. chân UP và DOWN ều ƣợc nối lên VCC. 23.
Trên bộ ếm LS 193, bộ ếm thực hiện ếm lùi:
a. nếu chân DOWN ƣợc cấp xung và chân UP nối lên VCC.
b. nếu chân UP ƣợc cấp xung và chân DOWN nối lên VCC.
c. chân UP và DOWN ƣợc cấp xung ồng thời.
d. chân UP và DOWN ều ƣợc nối lên VCC. 24.
Một bộ ếm không ồng bộ 5 bit thì cung cấp hệ số chia tần hay hệ số chia số ếm là bao nhiêu : a. 32. b. 16. c. 8.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoAR cPSD| 36067889 Mục lục
d. Không có trƣờng hợp nào ở trên. 25.
Với bộ ếm không ồng bộ, qua mỗi trigơ thì lối ra của nó chia tần số ầu vào ra làm : a. 4. b. 2. c. 10. d. 16. 26.
Tần số ầu vào của một bộ ếm không ồng bộ 4 bit là 100KHz. Vậy tần số tại ầu ra tại lối
ra có trọng số lớn nhất (MSB) là bao nhiêu ? a. 100 KHz. b. 50 KHz. c. 12,5 KHz. d. 6, 25 KHz. 27.
Khi tần số xung nhịp của bộ ếm không ồng bộ tăng thì :
a. Các ầu vào xoá (CLEAR) và lập (SET) không iều khiển tất cả các trigơ của bộ ếm.
b. Chức năng của các ầu vào xoá (CLEAR) và lập (SET) không bị ảnh hƣởng gì.
c. Tăng khả năng ếm lớn nhất của nó.
d. Giảm khả năng ếm lớn nhất của nó. 28. Một xung clock vào :
a. Cho phép một bộ ếm không ồng bộ chạy trong chế ộ không ồng bộ.
b. Xác ịnh số ếm lớn nhất của bộ ếm không ồng bộ.
c. Thay ổi lần lƣợt các chế ộ hoạt ộng của bộ ếm không ồng bộ.
d. Chuyển một bộ ếm không ồng bộ thành một bộ ếm nối tiếp. 29.
Khi phát xung vào bộ ếm không ồng bộ thì xung clock là :
a. Tín hiệu iều khiển tất cả các ầu vào.
b. Tín hiệu iều khiển tầng LSB của bộ ếm.
c. Tín hiệu iều khiển tầng MSB của bộ ếm. d. Trạng thái tĩnh. 30.
Khi chân CLEAR (xoá) của bộ ếm không ồng bộ ƣợc ƣa xuống mức thấp thì bộ ếm :
a. Không tiếp nhận xung xoá bởi vì xung CLOCK chạy tự do.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoAR cPSD| 36067889 Mục lục
b. Tiếp nhận xung xoá, lúc này tất cả các ầu ra không ảo ƣợc ặt cố ịnh ở mức thấp.
c. Tiếp nhận xung xoá, lúc này tất cả các ầu ra không ảo ƣợc ặt tạm thời ở mức thấp.
d. Dao ộng giữa giá trị ếm lớn nhất và giá trị nhỏ nhất. 31.
Khi chân SET (lập) của bộ ếm không ồng bộ ƣợc ƣa xuống mức thấp thì bộ ếm:
a. Không tiếp nhận xung lập bởi vì xung CLOCK chạy tự do.
b. Tiếp nhận xung lập, lúc này tất cả các ầu ra không ảo ƣợc ặt cố ịnh ở mức cao.
c. Tiếp nhận xung lập, lúc này tất cả các ầu ra không ảo ƣợc ặt tạm thời ở mức cao.
d. Dao ộng giữa giá trị ếm lớn nhất và giá trị nhỏ nhất. 32.
Một bộ ếm không ồng bộ ƣợc coi nhƣ là một bộ ếm nối tiếp là bởi vì :
a. Tất cả các ầu ra thay ổi ồng thời.
b. Một tín hiệu xung nhịp iều khiển tất cả các trigơ.
c. Tất cả các ầu ra là ảo.
d. Các trigơ trong bộ ếm hoạt ộng theo phƣơng pháp chuỗi cánh hoa (daisy-
chaind). (Điều này có nghĩa là lối ra của trigơ trƣớc sẽ iều khiển lối vào của trigơ sau). 33.
Hệ số chia tần số cho một bộ ếm không ồng bộ 4 bit là : a. 1, 2, 4 và 8. b. 1, 2, 4 và 16. c. 2, 4, 8 và 16.
d. Tất cả các trƣờng hợp trên, phụ thuộc vào tần số xung clock. 34.
Nếu một bộ ếm không ồng bộ 4 bit có các lối ra ảo thì chúng a. Đếm từ 15 0. b. Đếm từ 0 15. c. Luôn là 0. d. Luôn là 15. 35.
Cần bao nhiêu chu kỳ xung clock ầu vào ể phát ra một chu kỳ hoàn chỉnh tại lối ra có
trọng số lớn nhất (MSB) của bộ ếm không ồng bộ 4 bit. a. 32.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục b. 16. c. 8.
d. Không có trƣờng hợp nào ở trên. 36.
Các Trigơ JK sử dụng trong bộ ếm không ồng bộ ƣợc xây dựng bằng cách:
a. Nối lối vào J và K với VCC và vô hiệu hoá các lối vào CLR (xoá) và PR (lập).
b. Cấu trúc mạch Trigơ JK giống nhƣ một mạch Trigơ T.
c. Nối tất cả các lối vào J, K, CLR và PR với VCC.
d. Sử dụng bất kỳ cấu trúc nào ở trên. 37.
Cho bộ ếm hình 1. Cho biết ây là bộ ếm Mod mấy? J J 0 Q 0 1 Q 1 > > C Hìn a. Mod 2. b. Mod 3. c. Mod 4. d. Mod 5. 38. Cho bộ ếm hình 2. Cho biết ây là bộ ếm Mod mấy? J J J 0 Q 0 1 Q 1 2 Q 2 > > > C Hìn
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục a. Mod 5. b. Mod 6. c. Mod 7. d. Mod 8. 39.
Cho bộ ếm hình 3. Cho biết ây là bộ ếm Mod mấy? J J J Q 0 Q 0 1 Q 1 2 2 H C > > > a. Mod 5. b. Mod 6. c. Mod 7. d. Mod 8. 40.
Cho bộ ếm hình 4. Cho biết ây là bộ ếm Mod mấy? J J J 0 Q 0 1 Q 1 2 Q 2 Hìn > > > C a. Mod 5. b. Mod 6. c. Mod 7. d. Mod 8. 41.
Thiết kế bộ ếm Mod 9 ồng bộ. 42.
Thiết kế bộ ếm Mod 9 không ồng bộ.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoAR cPSD| 36067889 Mục lục 43.
Bộ ghi dịch của bạn ƣợc reset. Sau 4 sƣờn dƣơng của xung clock tất cả 4 lối ra ều ở
mức cao. Kết luận của bạn về các lối vào dữ liệu là:
a. ƣợc ặt ở mức thấp.
b. Lần lƣợt thay ổi giữa hai trạng thái cao và thấp.
c. Lần lƣợt thay ổi giữa hai trạng thái thấp và cao. d. ƣợc ặt ở mức cao. 44.
Nếu mạch của bạn ƣợc thiết kế ể dịch trái dữ liệu vào nối tiếp, sau ó luồng bit dữ liệu chuyển ộng từ: a. Trái qua phải. b. Từ phải qua trái.
c. Một trong hai trƣờng hợp trên.
d. Không có trƣờng hợp nào ở trên. 45.
Nếu mạch của bạn ƣợc ịnh hình ể dịch phải dữ liệu vào nối tiếp, sau ó luồng bit dữ liệu chuyển ộng từ: a. Trái qua phải. b. Từ phải qua trái.
c. Một trong hai trƣờng hợp trên.
d. Không có trƣờng hợp nào ở trên.
46. Bộ ghi dịch có thể chấp nhận:
a. chỉ dữ liệu vào nối tiếp ở mức cao.
b. chỉ dữ liệu vào nối tiếp ở mức thấp.
c. chỉ dữ liệu vào nối tiếp thay ổi luân phiên.
d. bất kỳ kiểu dữ liệu nối tiếp nào.
47. Chức năng nạp dữ liệu vào song song của bộ ghi dịch:
a. Là một lối vào ƣu tiên.
b. Là lối vào ƣu tiên cùng chung với dữ liệu vào nối tiếp.
c. Yêu cầu sƣờn âm của xung clock.
d. Yêu cầu sƣờn dƣơng của xung clock.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
48. Dữ liệu nhị phân ƣa vào ầu d. Mỗi bit ƣợc ồng bộ với một xung clock c – hình 5. Thiết
kế một mạch kiểm tra các oạn 3 bit liên tiếp. Một xung ra sẽ ƣợc tạo ra trên ầu Z khi nào
hai bit cuối cùng của oạn là 11, có nghĩa là nếu dãy vào là 011 hoặc 111 thì Z = 1. Hì
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục ĐÁP ÁN CHƢƠNG 5 1.b 2.a 3.c 4.b 5.a 6.c 7.b 8.d 9.a 10.a 11.c 12.d 13.d 14.c 15.a 16.b 17.d 18.c 19.c 20.a 21.d 22.b 23.a 24.a 25.b 26.d 27.b 28.a 29.b 30.c 31.c 32.d 33.c 34.a 35.b 36.d 37.b 38.c 39.a 40.c 41. Xem ví dụ phần 42. Xem ví dụ phần 5.4.1.2 5.4.1.2 43.d 44.b
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục 45.a 46.d 47.d 48. + Lập ồ hình trạng thái + Lập bảng trạng thái.
+ Tìm hệ phƣơng trình của mạch và sơ ồ + Vẽ mạch iện
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
CHƢƠNG 6. MẠCH PHÁT XUNG GIỚI THIỆU
Hầu hết các hệ thống kỹ thuật số ều yêu cầu một vài loại dạng sóng ịnh thời, ví dụ một nguồn
xung của bộ dao ộng cần thiết cho tất cả các hệ thống tuần tự ịnh thời. Trong các hệ thống kỹ thuật
số, một dạng sóng xung vuông thƣờng ƣợc sử dụng nhất. Sự tạo ra các dạng sóng xung vuông ƣợc gọi là bộ a hài. Có ba loại bộ a hài:
• Bộ dao ộng a hài (chạy tự do).
• Bộ a hài ơn ổn (một nhịp).
• Bộ a hài hai trạng thái ổn ịnh (trigơ).
Một bộ dao ộng a hài chỉ là một bộ dao ộng ể tạo ra dạng xung. Nó có hai trạng thái chuẩn
mà không yêu cầu sự kích hoạt từ bên ngoài. Bộ này thƣờng ƣợc dùng làm xung iều khiển cho các mạch tuần tự.
Một bộ a hài ơn ổn chỉ có một trạng thái ổn ịnh, tức là trong iều kiện trạng thái ổn ịnh thì ầu
ra của nó cố ịnh. Đầu ra này ở trạng thái LOW hoặc ở trạng thái HIGH. Mạch này cần một xung
kích khởi từ bên ngoài ể cho mạch chuyển sang trạng thái khác. Mạch này vẫn giữ nguyên trạng
thái cũ trong một khoảng thời gian, khoảng thời gian này phụ thuộc vào các thành phần ƣợc dùng
trong mạch. Trạng thái của mạch này ƣợc xem là trạng thái ổn ịnh bởi vì nó phục hồi trở về trạng
thái ổn ịnh mà không cần bất kỳ xung kích hoạt nào từ bên ngoài. Độ rộng của xung kích khởi rất
nhỏ, ộ rộng của xung ầu ra chỉ phụ thuộc vào khoảng thời gian mà mạch giữ lại ở trạng thái ổn ịnh.
Mạch này ƣợc gọi là mạch một nhịp (one-shot) bởi vì một xung kích khởi chỉ tạo ƣợc một xung
nhƣng ộ rộng xung lại khác. Mạch này rất hữu dụng bởi vì nó có thể tạo ra một xung tƣơng ối dài
(hàng chục mili giây) từ một xung hẹp, do ó nó còn ƣợc gọi là bộ giảm xung (pulse stretcher).
Ví dụ, một bộ vi xử lý có thể phát tín hiệu cho một thiết bị bên ngoài ể in một nội dung nào
ó bằng cách truyền qua một xung. Thiết bị ầu ra nói chung có tốc ộ chậm hơn bộ vi xử lý, do ó nó
yêu cầu một xung tín hiệu trong một khoảng thời gian lâu hơn. Điều này ạt ƣợc bằng một mạch
giao tiếp có chứa bộ a hài ơn ổn.
Một mạch a hài trong ó cả hai trạng thái ều ổn ịnh thì ƣợc gọi là mạch a hài hai trạng thái ổn
ịnh hay trigơ. Mạch này thực hiện việc chuyển tiếp từ một trạng thái ổn ịnh này sang một trạng thái
ổn ịnh khác chỉ lúc xung kích khởi ƣợc áp vào. Mạch này thƣờng ƣợc dùng làm các thành phần
trong bộ nhớ trong các hệ thống kỹ thuật số và ã ƣợc thảo luận ở chƣơng 5.
Chƣơng này tập trung vào sơ ồ, nguyên tắc hoạt ộng, ứng dụng của các mạch dao ộng a hài,
mạch dao ộng a hài ợi, trigơ Schmitt dựa trên các cổng TTL, CMOS và IC ịnh thời 555. Sau chƣơng
này ộc giả có thể tự thiết kế các mạch dao ộng theo các yêu cầu cơ bản cho các ứng dụng khác nhau.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục 6.1. MẠCH PHÁT XUNG
6.1.1. Mạch dao ộng a hài cơ bản cổng NAND TTL
Cổng NAND khi làm việc trong vùng chuyển tiếp có thể khuếch ại mạnh tín hiệu ầu vào. Nếu
2 cổng NAND ƣợc ghép iện dung thành mạch vòng nhƣ hình 6-1 ta ƣợc bộ dao ộng a hài.VK là ầu
vào iều khiển, khi ở mức cao mạch phát xung, và khi ở mức thấp mạch ngừng phát. R f1 R f2 C 2 V i1 V o1 V i2 V o2 I II V C 1 K
Hình 6-1. Bộ dao ộng a hài cấu trúc bằng cổng NAND
Nếu các cổng I và II thiết lập iểm công tác tĩnh trong vùng chuyển tiếp và VK = 1, thì mạch
sẽ phát xung khi ƣợc nối nguồn. Nguyên tắc làm việc của mạch nhƣ sau: Giả sử do tác ộng của
nhiễu làm cho Vi1 tăng một chút, lập tức xuất hiện quá trình phản hồi dƣơng sau: V i1 V o1 V i2 V o2
Khi ó, cổng I nhanh chóng trở thành thông bão hoà, cổng II nhanh chóng ngắt, mạch bƣớc
vào trạng thái tạm ổn ịnh. Lúc này, C1 nạp iện và C2 phóng iện theo mạch ơn giản hoá ƣợc thể hiện
trong hình 6-2. C1 nạp ến khi Vi2 tăng ến ngƣỡng thông VT, trong mạch xuất hiện quá trình phản hồi dƣơng nhƣ sau: V i2 V o2 V i1 V o1
Kết quả quá trình này là: cổng I nhanh chóng ngắt còn cổng II thông bão hoà, mạch iện bƣớc
vào trang thái tạm ổn ịnh mới. Lúc này C2 nạp iện còn C1 phóng cho ến khi Vi1 bằng ngƣỡng thông
VT làm xuất hiện quá trình phản hồi dƣơng ƣa mạch về trạng thái ổn ịnh ban ầu. Mạch không ngừng
dao ộng, khi bỏ qua iện trở ầu ra của các cổng NAND, dựa vào hình 6-2 giản ồ xung của mạch ƣợc thể hiện trên hình 6-3. V E H2 E C C V H2 R f2 R 1 R f2 R 1 V i2 + V L1 C 1 - + V i2 - V L1 C 1
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục V H2 C 2 + - V - H2 C 2 + R f1 V V i1 L1 R f1 V i1 V L1
Hình 6-2. Mạch vòng nạp phóng iện của tụ C1, C2 V o2 V H V L 0 - + t V V H V L V T i2 =R C p1 f1 2 V T 0 t V o1 n1=( R // R )C 1 f2 1 V H V L 0 t V - H V L + V T =R C p2 f2 1 V T 0 t n2=( R 1 // R )C f1 2
Hình 6-3. Dạng sóng gần úng của iện áp tại các iểm trên mạch bộ dao ộng a hài.
Vì thời gian nạp iện nhanh hơn thời gian phóng, nên thời gian duy trì trạng thái ổn ịnh tạm
thời phụ thuộc vào thời gian nạp iện của hai tu iện C1 và C2. Từ hình 6-2 ta có thời gian nạp
iện của tu C1 là 1 = (Rf2 // R1) C1, thời gian ể Vi2 nạp iện ến VT là: t M2 Rf 2 //R C1 1 ln 2VOH VT VOL VOH VT
Nếu Rf1=Rf2=Rf, C1=C2=C, VOH=3 V, VOL=0,35 V, VT = 1,4 V thì ta có: T 2 Rf //R C1
T là chu kỳ của tín hiệu a hài lối ra.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
6.1.2. Mạch dao ộng a hài vòng RC T V V i1 V i1 i2 V i3 V o t pd I II III V t i2 pd V i3 t pd
Hình 6-4. Bộ dao ộng vòng và dạng sóng
Bộ dao ộng vòng có cấu trúc gồm 3 cổng NAND mắc nối tiếp nhƣ hình 6-4. Phản hồi dƣơng
từ Vo ến Vi1 làm cho mạch này không có trạng thái ổn ịnh. Tần số của tín hiệu lối ra phụ thuộc vào
thời gian trễ của cổng NAND, và không thể iều chỉnh ƣợc tần số này. Tần số của mạch phát sẽ iều
chỉnh ƣợc khi một mạch trễ RC ƣợc mắc thêm vào mạch nhƣ hình 6-5. Tần số dao ộng của mạch
iều chỉnh ƣợc thông qua giá trị của tụ iện C và iện trở R. V R V V i2 o o2 R S I II III V C V i1 i3
Hình 6-5. Bộ dao ộng a hài có mạch RC
6.1.3. Mạch dao ộng a hài thạch anh
Để có các tín hiệu ồng hồ có tần số chính xác và có ộ ổn ịnh cao, các mạch a hài trình bày
trên ây không áp ứng ƣợc. Tinh thể thạch anh thƣờng ƣợc sử dụng trong các trƣờng hợp này.
Thạch anh có tính ổn ịnh tần số tốt, hệ số phẩm chất rất cao dẫn ến tính chọn lọc tần số rất cao.
Hình 6-6 là một mạch dao ộng a hài iển hình sử dụng tinh thể thạch anh. Tần số của mạch dao ộng
chỉ phụ thuộc vào tinh thể thạch anh mà không phụ thuộc vào giá trị các tụ iện và iện trở trong mạch. C 2 R 1 R 2 V o V K f 0 C 1
Hình 6-6. Mạch dao ộng a hài thạch anh
6.1.4. Mạch dao ộng a hài CMOS
Hình 6-7a là mạch dao ộng a hài cơ bản sử dụng hai cổng NOR CMOS và các linh kiện ịnh
thời trở và tụ. Giản ồ xung của mạch ƣợc thể hiện trên hình 6-7b. Chu kỳ dao ộng của mạch ƣợc tính gần úng nhƣ sau:
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục T T 1 T 2 E D V o V V 0 K o E D V i1 V i2 R 0 C E = RC D E T = E D /2 V i1 a) b) 0
Hình 6-7. Bộ dao ộng a hài dùng cổng NOR CMOS và giản ồ xung T T 1 T2 RCln EDE DVT EVDT
Nếu giả thiết VT = ED/2 thì T1 = T2, khi ó T = RCln4 1,4RC. 6.2. Trigơ Schmit E C R R 1 R 2 R 4 5 R 7 D T 4 1 T 2 D 3 V i T V o 1 D 4 T 3 A P T Z D 5 0 R 3 R 6 Đầu vào Mạch Schmit Đầu Ra
Hình 6-8. Sơ ồ nguyên lý của trigơ Schmit
Hình 6-8 là sơ ồ nguyên lý của trigơ schmitt, hay còn ƣợc gọi là bộ ảo pha trigơ schmit. Nó
gồm 3 phần: mạch ầu vào, mạch schmit và tầng công suất lối ra. Nguyên tắc làm việc của mạch
nhƣ sau: Nếu VB1 ở mức thấp thì T1 ngắt, T2 thông bão hoà và ngƣợc lại nếu VB1 ở mức cao thì T1
thông bão hoà, T2 ngắt. Khi VB1 tăng từ mức thấp lên mức cao ến trị số VBE1 = VB1 - ILR3 = 0,5 V
thì T1 bắt ầu chuyển từ trạng thái ngắt vào trạng thái khuếch ại. Do VB1 tiếp tục tăng nên VCE1 =
VBE2 giảm xuống. Sau khi T2 rời khỏi trạng thái bão hoà mà VB1 tiếp tục tăng thì xảy ra quá trình phản hồi dƣơng sau: i C1 (i E1) V CE1 V BE2 i C2 ( i E2 ) V E V BE1 VB1
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Nhờ phản hồi dƣơng mạch iện nhanh chóng chuyển sang trạng thái T1 thông bão hoà, T2 ngắt.
Nếu VB1 sau khi tăng ến cực ại thì bắt ầu giảm; khi VB1 giảm ến mức làm T1 ra khỏi vùng bão hoà,
T2 ra khỏi vùng ngắt thì mạch iện lại xảy ra quá trình phản hồi dƣơng sau: i C1 i ( E1) V CE1 V BE2 i C2 ( i E2 ) V E V BE1 VB1
Kết quả mạch iện nhanh chóng lật sang trạng thái T1 ngắt, T2 thông bão hoà. Chúng ta gọi giá
trị iện áp ầu vào VI trong quá trình tăng lên của nó ạt ến ngƣỡng làm lật mạch schmit ể ầu ra từ mức
cao xuống mức thấp là ngƣỡng trên VT+ và giá trị ngƣợc lại là ngƣỡng dƣới của trigơ schmit VT-
(hình 6- 9). Hiệu iện áp tƣơng ứng với ngƣỡng trên và ngƣỡng dƣới ƣợc gọi là ọ chênh lệch iện
áp chuyển mạch V = VT+ - VT-. V I V T+ V T- 0 t V o 0 t
Hình 6-9. Dạng sóng ầu vào VI và ầu ra VO của trigơ schmit
Trigơ schmit thực chất là một bộ so sánh hai ngƣỡng nên nó ƣợc dùng ứng dụng khác nhau
nhƣ: Các mạch dao ộng, các mạch so sánh, lọc nhiễu v.v..
6.3. Mạch a hài ợi
Mạch a hài ợi có một trạng thái ổn ịnh và một trạng thái tạm ổn ịnh. Khi có tác dụng của xung
ngoài, mạch có thể chuyển ổi từ trạng thái ổn ịnh sang trạng thái tạm ổn ịnh. Sau khi duy trì một
thời gian, mạch sẽ tự ộng quay lại trạng thái ổn ịnh. Thời gian tạm ổn ịnh phụ thuộc vào các thông
số của mạch mà không phụ thuộc vào xung kích. Mạch a hài ƣợc ứng dụng trong các mach ịnh
thời, tạo dạng xung, trễ v.v..
6.3.1. Mạch a hài ợi CMOS
1. Mạch a hài ợi kiểu vi phân E D R V o1 V I V C i2 V o
Hình 6-10. Đa hài ợi kiểu vi phân dùng cổng NOR CMOS
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục E D V I 0 E D V O1 E D V V T I2 E D V O2 0 T W
Hình 6-11. Dạng song của mạch a hài ơi kiểu vi phân
Hình 6-10 là sơ ồ nguyên lý của mach a hài ợi kiểu vi phân. Tại trạng thái ổn ịnh, VI=0 thì
VO1=ED, VI2=ED, VO2=0. Khi có một xung kích thích lối vào làm cho cổng 1 nhanh chóng cấm và
lối ra bằng 0, xem giản ồ 6-11. Mạch iện RC sẽ nạp iện cho tụ iện C. Trong quá trình nạp, iện áp
VI2 tăng dần ến ngƣỡng VT và làm cổng 2 óng, iện áp VO2=0. Khi ó, cổng 1 nhanh
chóng chuyển về trạng thái cấm và làm cho mạch a hài ợi trở về trạng thái ổn ịnh.
Độ rộng xung tại ầu ra của mạch ƣợc xác ịnh bằng công thức sau: E T D W R R C0 ln E VD T
trong ó R0 là iện trở ầu ra của cổng 1, nếu VT=ED/2 thì TW 0,7 R R0 C
2. Mạch a hài ợi kiểu tích phân V I R V i2 V o1 V o C E D
Hình 6-12. Đa hài ợi kiểu tích phân dùng cổng NOR CMOS
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục E D V I V O1 V I2 V T V O T W
Hình 6-13. Dạng sóng của mạch a hài ơi kiểu tích phân
Hình 6-12 biểu diễn sơ ồ nguyên lý của mạch a hài ợi kiểu tích phân. Tại trạng thái ổn ịnh,
VI=1 thì VO1=0, VI2=0, VO2=0. Khi lối vào VI chuyển từ 1 xuống 0 lối ra VO2 nhảy từ trạng thái 0
lên 1 và ồng thời mạch RC bắt ầu tích iện cho tụ iện C, khi iện áp VI2 = VT iện áp lối ra VO2 chuyển
xuống trạng thái 0. Sau khi khi hết xung lối vào tụ iện phóng iện thông qua trở R và mạch trở về trạng thái ổn ịnh.
Độ rộng xung lối ra của mạch a hài ợi ƣợc tính theo công thức: E T D W R R C0 ln E VD T
trong ó R0 là iện trở ầu ra của cổng 1, nếu VT=ED/2 thì TW 0,7 R R0 C
3. Mạch a hài ợi dùng trigơ Schmitt
Dƣạ vào ặc tính so sánh của trigơ Schmitt, mạch nguyên lý chỉ ra trên hình 6-14 là bộ a hài
ợi. Độ rộng xung lối ra phụ thuộc vào ngƣỡng trên của trigơ Schmitt và giá trị của tụ iện C và iện
trở R theo công thức sau: ln E T D W RC E VD T
nếu VT=ED/2 thì TW 0,7RC
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục V I E D R V + V T V I C V V o V o T W
Hình 6-14. Sơ ồ nguyên lý và giản ồ thời gian của mạch a hài dùng trigơ Schmitt
6.3.2. Mạch a hài ợi TTL
Hình 6-15 là sơ ồ nguyên lý mạch a hài ợi họ TTL, trong ó các cổng 1, 2, 3 cấu trúc lên mạch
flip-flop, cổng 4,5 là mạch tạo dạng xung. Các cổng này thuộc họ TTL nên có mức logic 1 là 3,6 V
và logic 0 là 0,3 V. Đầu vào V2 biểu thị sử dụng mạch ảo. Mạch ảo này thông bão hoà thì V2 ~ 0,7
V, còn ngƣỡng thông của nó cỡ 0,6 V.
Tại trạng thái ổn ịnh P = P‟ = 0. Mạch ảo ầu vào V2 là bộ khuếch ại transistor emitter
chung ở trạng thái bão hoà và khi ó V2 = 0,7 V, V3 = 0 , V1 = 1, Q = 0, Q = 1.
Khi có xung dƣơng tác ộng ở ầu vào thì P = 1, P‟ = 1, V1 = 0, Q = 1, Q = 0, mạch ở
trạng thái tạm ổn ịnh. Do Q = 0 khoá cổng 4, nên sau khi bị kích thích bởi sƣờn dƣơng xung P thì
mạch bị cách ly khỏi xung P. E=5V C R Q C P' Q P 4 3 1 5 V 1 V 2 2 V 3
Hình 6-15. Sơ ồ nguyên lý mạch a hài ợi họ TTL
Vì iện áp trên tụ C không tăng ột biến nên khi V1 từ mức cao 3,6 V ột biến xuống 0,3 V thì
V2 từ mức 0,7 V ột biến xuống -2,6 V. Bắt ầu quá trình nạp iện của tụ iện C. V2 tăng dần lên. Khi
V2 Tăng lên ến ngƣỡng thông 0,6 V thì sinh ra quá trình phản hồi dƣơng sau: V2 V V Q3 1
Quá trình này làm mạch nhanh chóng trở về trạng thái ổn ịnh ban ầu V3 = 0 , V1 = 1, Q =
0, Q = 1. Tiếp ó tụ iện C phóng iện, V2 dần dần hồi phục về 0,7 V. Hình 6-16 chỉ ra giản ồ xung
của mạch a hài ợi họ TTL với giả thiết thời gian trễ truyền ạt của các cổng và bộ ảo pha ều bằng tpd.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Độ rộng xung ra ƣợc tính theo công thức TW 0,7RC . Mạch dao ộng a hài ợi ƣợc thiết kế
sẵn trong một số họ IC TTL nhƣ 74LS121, 74LS123 … bằng cách thay ổi các giá trị tụ và trở mắc
ngoài sẽ cho các xung lối ra mong muốn. P P’ 3 ,6 V V 1 0 ,3 V 3 ,6 V Q 0,3 V 0,7 V V 2 -2,6 V 3 ,6 V V 3 0 ,3 V 3,6 V Q 0 ,3 V 0 2 4 6 8 10 12 14 16 t (t ) pd
Hình 6-16. Giản ồ xung của mạch dao ộng a hài ợi TTL với giả thiết ộ trễ của các cổng là tpd. 6.4. IC ĐỊNH THỜI
Bộ ịnh thời 555 ƣợc sử dụng rất rộng rãi trong các bộ dao ộng a hài, a hài ợi, và các bộ so
sánh v.v… Hình 6-17 là sơ ồ khối nguyên lý của IC ịnh thời này, trong ó chức năng của các chân
ƣợc chỉ ra trong bảng sau: Chân Chức năng Chân Chức năng 1 Đất - GND 5 Điện áp iều khiển 2 Chân kích thích 6 Chân ngƣỡng 3 Đầu ra 7 Đầu phóng iện 4 Xoá - Reset 8 Nguồn - Vcc
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục VCC 8 Discharge 5 K Threshold 4 5 Control - Voltage Bộ iều 6 khiển + So sánh 1 Trigơ Hình 6-17. Sơ ồ khối nguyên lý của 5 K IC ịnh thời 555 Một So sánh 2 Tầng vài ứng dụng + của công suất IC ịnh thời 555 lối ra 1) 3 2 Trigơ Schmitt - Ground 1 8 Hình 6-18 là sơ ồ 5 K Trigger 2 7 nguyên lý của trigơ schmitt dùng IC 555. Output 3 6 Với sơ ồ này ngƣỡng trên 1 7 Reset 4 5 2 1 VT 3 EC1 và ngƣỡng
dƣới VT 3 EC1 . Độ chênh lệch iện áp V V V
. Nếu ƣa iện áp vào ầu vào C T T 13 EC1
-V thì có thể iều chỉnh ƣợc VT+, VT- và V. E C1 E C2 8 4 5 R R 1 4 C-V 7 C 6 555 V O2 V R I 2 2 3 R 3 V O1 1
Hình 6-18. Mạch trigơ Schmitt dùng IC 555 2) Mạch a hài ợi
Hình 6-19 là sơ ồ nguyên lý và giản ồ thời gian của mạch a hài ợi dùng IC 555, trong ó RC
là mạch ịnh thời. Độ kéo dài xung lối ra ƣợc xác ịnh bằng công thức TW RCln3 1,1RC . Mạch
dao ộng a hài ợi này yêu cầu ộ rộng xung lối vào nhỏ hơn ộ rộng xung lối ra, nếu nó lớn hơn thì
yêu cầu dùng thêm mạch vi phân ở lối vào.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục E V C I 0 2 E/ V C 3 C 0 V C O 0 T W E
Hình 6-19. Mạch a hài ợi dùng IC 555 và dạng sóng 3) Mạch a hài 2 E/ C 3 E V C C 8 4 R 2E/ 3 1 C 5 7 E C 0 ,01F 6 V 555 O R 2 0 3 V C T 2 M1 C V T O M2 1 T
Hình 6-20. Mạch a hài dùng IC 555 và dạng sóng
Hình 6-20 là sơ ồ mạch a hài và dạng sóng, iện trở R1, R2 và tụ iện C óng vai trò là mạch ịnh
thời. Chu kỳ ao ộng của tín hiệu lối ra ƣợc xác ịnh thông qua thời gian phóng và nạp của tụ iện C nhƣ sau: TM1
R R C1 2 ln2 0,7 R R C1 2
TM 2 R C2 ln2 0,7R C2
T T M1 TM 2 0,7 R1 2R C2 1,43 f 1/T R1 2R C2
Nhƣ ta thấy xung lối ra có ộ lấp ầy phụ thuộc vào cả iện trở R1 và R2 và không thể tạo ra
xung vuông với ộ lấp ầy bằng 50% thông qua việc thay ổi giá trị R1 và R2. Để có ƣợc xung vuông
với ộ lấp ầy bằng 50%, ngƣời ta sử dụng mạch có thêm 2 diode khi ó trở phóng và nạp iện cho Tụ
có thể thay ổi ộc lập và tạo ra xung mong muốn. Hình 6-21 là sơ ồ nguyên lý của mạch a hài dùng
IC 555 mà ộ lấp ầy có thể thay ổi ƣợc.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục E C 8 4 5 R 1 7 0 ,01F 555 6 R 2 3 V C 2 V O C 1
Hình 6-21. Mạch a hài iều chỉnh ƣợc ộ lấp ầy xung dùng IC 555 TÓM TẮT
Trong chƣơng này chúng ta ã tìm hiểu các mạch tạo xung. Mạch dao ộng xung tự kích không
cần tín hiệu ngoài ƣa vào; sau khi ƣợc cấp nguồn một chiều mạch tự ộng sinh ra xung vuôn. Thuộc
loại dao ộng tự kích này có các mạch: bộ dao ộng a hài cơ bản cổng NAND họ TTL, bộ dao ộng
vòng, bộ dao ộng thạch anh, bộ dao ộng a hài cơ bản CMOS.
Mạch tạo dạng xung không tự ộng phát xung nhƣng có thể biến tín hiệu àu vào hình dạng
khác thành xung vuông theo yêu cầu của mạch số. Trong số mạch tạo dạng xung, chúng ta ã tìm
hiểu: trigơ Schmit và ơn ổn.
Cách mạch phát xung và tạo dạng xung trên ây, ngoài dùng làm xung ồng hồ ra còn có ứng
dụng vo cùng rộng rãi trong các hẹ thống xung - số. Bộ dao ộng a hài thƣờng dùng làm bộ tạo xung
chuẩn thời gian và chuẩn tần số. Mạch ơn ổn thƣờng dùng ể ịnh thời và làm trễ xung. Trigơ Schmit
ngoài ứng dụng tạo dạng xung còn ứng dụng so sánh mức và giám sát mức… CÂU HỎI ÔN TẬP
1. Trong mạch dao ộng a hài cơ bản dùng cổng NAND họ TTL, hình 6-1, nếu giá trị trị
iện trở Rf1 = 5*Rf2 = 10 k , giá trị C1 = C2 = 1 F thì mạch có hoạt ộng không? ạng
tín hiệu tƣơng ối lối ra sẽ nhƣ thế nào? R f1 R f2 C 2 V i1 V o1 V i2 V o2 I II V C 1 K
Hình 6-1. Bộ dao ộng a hài cấu trúc bằng cổng NAND
a. Lối ra luôn ở mức logic thấp
b. Lối ra luôn ở mức logic cao
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
c. Tín hiệu lối ra là xung vuông với ộ lấp ầy nhỏ hơn 50%
d. Tín hiệu lối ra là xung vuông có ộ lấp ầy lớn hơn 50%
2. Với câu hỏi nhƣ câu 1 và giả thiết R1= 3 k , tính tần số dao ộng của mạch và vẽ dạng sóng lối ra. a. f = 28 Hz
và dạng sóng lối ra có dạng : b. f=28 Hz
và dạng sóng lối ra có dạng :
c. f=28 Hz và dạng sóng lối ra có dạng : d. f=0 Hz
và dạng sóng lối ra có dạng :
3. Đặc iểm nổi bật nhất của mạch dao ộng a hài dùng thạch anh là gì?
a. Biên ộ tín hiệu lối ra ổn ịnh
b. Tần số tín hiệu lối ra ổn ịnh
c. Biên ộ lối ra có thể iều chỉnh ƣợc
d. Tần số lối ra có thể iều chỉnh ƣợc
4. Trong mạch dao ộng a hài dùng thạch anh nhƣ hình 6-6, nếu không có tụ C1, lối ra của
thạch anh ƣợc nối trực tiếp với dầu vào của cổng NAND thứ hai thì mạch: C 2 R 1 R 2 V o V K f 0 C 1
Hình 6-6. Mạch dao ộng a hài thạch anh
a. Không dao ộng lối ra luôn thấp
b. Không dao ộng lối ra luôn cao
c. Có xung lối ra nhƣng tần số thay ổi
d. Tần số xung lối ra không thay ổi
5. Đặc iểm quan trọng nhất của trigơ Schmitt là gì?
a. Tần số hoạt ộng cao
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
b. Tính chống nhiễu cao vì nó hoạt ộng nhƣ bộ so sánh hai ngƣỡng
c. Công suất tiêu thụ thấp
d. Là bộ so sánh một ngƣỡng
6. Mạch có sơ ồ nguyên lý nhƣ hình sau có chức năng nhƣ thế nào?
a. Bộ so sánh một ngƣỡng V+ - b. Trigơ Schmitt Vi Opam c. Mạch dao ộng a hài Vo +
d. Mạch dao ộng a hài ợi V- R R
7. Với mạch iện nhƣ câu hỏi 6, nếu tín hiệu lối vào có dạng tín hiệu nhƣ hình sau, tín
hiệu lối ra nằm ở hình nào. + V + V/ 2 - V/ 2 - V Hình a. + V + V/ 2 + 2 V/ - V/ 2 - V V - +V+V +V/2+V/2
Downloaded by D?a (nyeonggot7@gmail.com) lOMoAR cPSD| 36067889 Mục lục -V/2-V/2 -V-V Hình b +V -V/2 Hình c a. Hình a. b. Hình b. c. Hình c. d. Hình d.
8. Chức năng của mạch a hài ợi là gì?
a. Là mạch phát xung vuông
b. Là mạch dao ộng a hài có chân iều khiển
c. Là mạch dao ộng a hài có một trạng thái ổn ịnh và một trạng thái tạm ổn ịnh
d. Là mạch phát xung iều hoà
9. Trong mạch a hài ợi kiểu vi phân nhƣ hình 6-10, nếu xung iều khiển có ộ rộng lớn hơn
xung a hài ợi lối ra thì :
a. Mạch vẫn hoạt ộng bình thƣờng
b. Tín hiệu lối ra luôn bằng 0
c. Tín hiệu lối ra luôn bằng 1
d. Xung lối ra bằng xung lối vào
10. Trong mạch a hài hình 6-20, nếu iện trở R2 bị nối tắt thì:
a. Mạch vẫn phát xung và tần số lối ra chỉ phụ thuộc vào giá trị của R1 và C
b. Xung lối ra là xung vuông có ộ lấp ầy là 50%
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
c. Mạch vẫn phát xung nhƣng tần số rất cao
d. Không có tín hiệu lối ra ĐÁP ÁN 1.c 2.a 3.b 4.d 5.b 6.b 7.c 8.c 9.a 10.d
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
CHƢƠNG 7. BỘ NHỚ BÁN DẪN GIỚI THIỆU.
Bộ nhớ bán dẫn thay thế các loại bộ nhớ bằng vật liệu từ. Các tiến bộ mới của công nghệ bán
dẫn trong thời gian gần ây ã cung cấp nhiều mạch nhớ loại MSI và LSI có ộ tín cậy cao và giá thành
hạ. Vào ầu thập kỷ 60 của thế kỷ 20, giá thành thƣơng phẩm của một bit nhớ vào khoảng 2 USD.
Đến nay (những năm ầu thế kỷ 21), giá thƣơng phẩm của 128 Mbyte vào khoảng 20 USD. Nhƣ
vậy giá thành thƣơng phẩm của một bit nhớ sau khoảng 40 năm ã giảm i khoảng 105.106 lần. Bộ
nhớ bán dẫn iển hình có các tế bào nhớ sắp xếp theo hình chữ nhật, gắn trong khối hộp nhỏ bằng
nhựa dạng DIP (Dual in line package). Tế bào nhớ cơ bản là một mạch trigơ, transistor hay mạch
có khả năng tích trữ iện tích, tế bào nhớ này dùng ể lƣu trữ một bit tin.
Trong phần này giới thiệu một số bộ nhớ bán dẫn cơ bản.
7.1. KHÁI NIỆM CHUNG 7.1.1. Khái niệm
Bộ nhớ là một thiết bị có khả năng lƣu trữ thông tin (nhị phân). Muốn sử dụng bộ nhớ, trƣớc
tiên ta phải ghi dữ liệu và các thông tin cần thiết vào nó, sau ó lúc cần thiết phải lấy dữ liệu ã ghi
trƣớc ó ể sử dụng. Thủ tục ghi vào và ọc ra phải ƣợc kiểm soát chặt chẽ, tránh nhầm lẫn nhờ ịnh vị
chính xác từng vị trí ô nhớ và nội dung của nó theo một mã ịa chỉ duy nhất.
7.1.2. Những ặc trƣng chính của bộ nhớ
7.1.2.1. Dung lượng của bộ nhớ.
Dung lƣợng bộ nhớ là số bit thông tin tối a có thể lƣu giữ trong nó. Dung lƣợng cũng có thể
biểu thị bằng số từ nhớ n bit. Từ nhớ n bit là số bit (n) thông tin mà ta có thể ọc hoặc ghi ồng thời
vào bộ nhớ. Ví dụ: Một bộ nhớ có dung lƣợng là 256 bit; nếu nó có cấu trúc ể có thể truy cập cùng
một lúcc 8 bit thông tin, thì ta cũng có thể biểu thị dung lƣợng bộ nhớ là 32 từ nhớ x 8 bit = 32 byte.
7.1.2.2. Cách truy cập thông tin.
Các bộ nhớ có thẻ có một trong hai cách truy cập thông tin.
Truy cập trực tiếp, hay còn gọi là truy cập ngẫu nhiên (random access). Ở cách này, không
gian bộ nhớ ƣợc chia thành nhiều ô nhớ. Mỗi ô nhớ chứa ƣợc 1 từ nhớ n bit và có một ịa chỉ xác
ịnh, mã hoá bằng số nhị phân k bit. Nhƣ vậy, ngƣời sử dụng có thể truy cập trực tiếp thông tin ở ô
nhớ có ịa chỉ nào ó trong bộ nhớ. Mỗi bộ nhớ có k bit ịa chỉ sẽ có 2k ô nhớ và có thể ghi ƣợc 2k từ nhớ n bit.
Truy cập liên tiếp (serial access) hay còn gọi là kiểu truy cập tuần tự. Các ĩa từ, băng từ, trống
từ, thanh ghi dịch…có kiểu truy cập này. Các bit thông tin ƣợc ƣa vào và lấy ra một cách tuần tự.
7.1.2.3. Tốc ộ truy cập thông tin.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Đây là thông số rất quan trọng của bộ nhớ. Nó ƣợc ặc trƣng bởi thời gian cần thiết ể truy cập thông tin.
Thời gian truy cập thông tin ở các bộ nhớ truy cập kiểu trực tiếp gồm thời gian tìm ịa chỉ của
ô nhớ và thời gian ọc/viết thông tin trên ó. Thời gian truy cập thông tin phụ thuộc chủ yếu vào công
nghệ chế tạo. Với công nghệ MOS thì thời gian truy cập khoảng 30 ến vài trăm ns.
Ở các bộ nhớ truy cập kiểu tuần tự, thời gian truy cập phụ thuộc vào vị trí của thông tin cần
truy cập trong tập tin (file). Đối với các băng từ, ĩa từ thời gian truy cập của nó ƣợc ịnh nghĩa là
thời gian trung bình hoặc cực ại ể truy cập một thông tin và nằm trong khoảng vài msec ến nhiều sec. 7.1.3. Phân loại B Ộ NH Ớ BÁN D ẪN B ộ nh ớ B ộ nh ớ B ộ nh ớ c ố ịnh ROM bán c ố ịnh ọc /vi ết M P EPR EEP S D ROM ROM OM ROM RAM RAM
Dựa trên thời gian viết và cách viết, có thể chia thành bộ nhớ cố ịnh, bộ nhớ bán cố ịnh và bộ
nhớ ọc/viết ƣợc. Bộ nhớ có nội dung ƣợc viết sẵn một lần khi chế tạo ƣợc gọi là bộ nhớ cố ịnh và
ƣợc ký hiệu là ROM (Read Only Memory). Sau khi ã ƣợc viết (bằng mặt nạ-mask) từ nhà máy thì
ROM loại này không viết lại ƣợc nữa ó chính là MROM. PROM là một dạng khác, các bit có thể
ƣợc viết bằng thiết bị ghi của ngƣời sử dụng trong một lần (Programmable ROM).
Bộ nhớ có thể ọc/ viết nhiều lần ƣợc gọi là RAM (Random Access Memory) gồm hai loại:
bộ nhớ RAM tĩnh-SRAM (Static RAM) thƣờng ƣợc xây dựng trên các mạch iện tử trigơ và RAM
ộng-DRAM (Dynamic RAM) ƣợc xây dựng trên cơ sở nhớ các iện tích ở tụ iện; bộ nhớ này phải
ƣợc hồi phục nội dung ều ặn, nếu không nội dung sẽ mất i theo sự rò iện tích trên tụ. Giữa ROM
và RAM có một lớp các bộ nhớ ƣợc gọi là EPROM (Erasable PROM), dữ liệu trong ó có thể xoá
ƣợc bằng tia cực tím và ghi lại ƣợc, EEPROM (Electric EPROM) có thể xoá ƣợc bằng dòng iện.
Các loại này còn ƣợc gọi là bộ nhớ bán cố ịnh. Các bộ nhớ DRAM thƣờng thoả mãn những yêu
cầu khi cần bộ nhớ có dung lƣợng lớn; trong khi ó khi cần có tốc ộ truy xuất lớn thì phải dùng các
bộ nhớ SRAM có giá thành ắt hơn. Nhƣng cả hai loại này ều có nhƣợc iểm là thuộc loại “bay hơi”
(volatile), thông tin sẽ bị mất i khi nguồn nuôi bị ngắt. Do vậy các chƣơng trình dùng cho việc khởi
ộng PC nhƣ BIOS thƣờng phải nạp trên các bộ nhớ ROM.
7.1.4. Tổ chức của bộ nhớ
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Bộ nhớ thƣờng ƣợc tổ chức gồm nhiều vi mạch nhớ ƣợc ghép lại ể có ộ dài từ và tổng số từ
cần thiết. Những chip nhớ ƣợc thiết kế sao cho có ầy ủ một số chức năng của bộ nhớ nhƣ:
• Một ma trận nhớ gồm các ô nhớ, mỗi ô nhớ ứng với một bit nhớ.
• Mạch logic giải mã ịa chỉ ô nhớ.
• Mạch logic cho phép ọc nội dung ô nhớ.
• Mạch logic cho phép viết nội dung ô nhớ.
• Các bộ ệm vào, bộ ệm ra và bộ mở rộng ịa chỉ.
Cách tổ chức ơn giản nhất là tổ chức theo từ (word organized) với sự chọn tuyến tính. Một
ma trận nhớ nhƣ vậy có ộ dài của cột bằng số lƣợng từ W và ộ dài của hàng bằng số lƣợng bit B
trong một từ. Bộ chọn từ phải giải mã 1 từ W, nghĩa là giải mã ể có một ầu ra duy nhất cho một từ
trong bộ nhớ. Phƣơng pháp này có thời gian truy nhập ngắn nhƣng cần một bộ giải mã lớn khi
tổng số từ lớn, do ó làm tăng giá thành sản phẩm.
Kích thƣớc của phần giải mã ịa chỉ sẽ giảm i khi tổ chức ma trận nhớ và phần logic chọn từ
cho phép giải mã hai bƣớc. Ma trận nhớ sử dụng giải mã hai bƣớc ứng với từ vật lý và từ logic. Từ
vật lý bao gồm số lƣợng bit trong một hàng của ma trận. Từ logic bao gồm số lƣợng bit tƣơng ứng
với một từ logic ƣợc nhận biết và gửi ra cùng một lúc. Cần hai bộ giải mã: một bộ giải mã hàng ể
chọn một từ vật lý và một bộ giải mã cột gồm có một vài mạch hợp kênh chọn một từ logic từ một
từ vật lý ã chọn. Một từ vật lý ƣợc chia thành S từ logic. Bộ giải mã hàng là bộ giải mã chọn 1 từ
W mà B = W/S và bộ chọn cột chứa B bộ hợp kênh một ƣờng từ S.
Ví dụ sơ ồ ROM dung lƣợng 2048 x 8 (2048 từ, mỗi từ chứa 8 bit) tổ chức giải mã hai bƣớc nhƣ hình 7- 1.
Ma trận nhớ là 128 x 128, nhƣ vậy có 128 = 27 từ vật lý. Một từ vật lý ƣợc chọn bởi 7 ƣờng
ịa chỉ từ A0 ến A6. Bộ giải mã hàng chọn 1 hàng từ 128 hàng. Một từ vật lý ƣợc chia thành 128/8
= 16 nhóm 8 bit. Nhóm thứ nhất chứa những bit có trọng số cao nhất của 16 từ logic. Nhóm thứ hai
chứa các bit cao tiếp theo của 16 từ logic…Nhóm cuối cùng chứa nhứng bit thấp nhất của 16 từ
logic, do ó S = 16. Nhƣ vậy, những bộ giải mã cột gồm 8 bộ hợp kênh một ƣờng từ 16 ƣờng ể cung
cấp một từ locgic ra 8 bit. Những ịa chỉ từ A7 ến A10 iều khiển các bộ giải mã cột. Trƣờng hợp ặc
biệt khi số phần tử trong một từ vật lý bằng sos bit trong một từ vật lý thì ó là bộ nhớ tổ chức theo
bit có nghĩa là mỗi từ logic có ộ dài 1 bit. Gi ải 7 1 Đ mã hàng 1 Ma tr ận ệm t ừ 128 ROM 1 4 8 b ộ gi ải mã c ột 1 Đệm ra CS 0
Hình 7 - . M 1
ột ví dụ về giải mã hai bƣớc cho ma trận RO M 128
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Các bộ ệm ra ảm bảo các mức logic mong muốn và cung cấp ủ dòng iện, ngoài ra nó còn có
ầu ra collector hở hoặc 3 trạng thái cho phép nối chung ầu ra của một vài chip với nhau. Bộ ệm ra
ƣợc iều khiển bởi một hay nhiều ầu vào nhƣ chọn mạch CS (Chip Select), cho phép mở CE (Chip
Enable) hay cho phép mở ầu ba trạng thái OE (Output Enable). 7.2. DRAM
7.2.1. Cấu tạo của DRAM
Các ô nhớ ƣợc xắp xếp theo hàng và cột trong một ma trận nhớ. Địa chỉ ô nhớ ƣợc chia thành
hai phần: ịa chỉ hàng và cột. Hai ịa chỉ này ƣợc ọc vào bộ ệm một cách lần lƣợt. Xử lý kiểu này
ƣợc gọi là hợp kênh, lý do là ể giảm kích thƣớc bộ giải mã, tức là giảm kích thƣớc và giá thành vi
mạch. Quá trình dồn kênh ịa chỉ này ƣợc iều khiển bởi các tín hiệu RAS (Row Access Strobe) và CAS (Column Access Strobe).
Nếu RAS ở mức tích cực thấp thì DRAM nhận ƣợc ịa chỉ ặt vào nó và sử dụng nhƣ ịa chỉ hàng.
Nếu CASở mức tích cực thấp thì DRAM nhận ƣợc ịa chỉ ặt vào nó và sử dụng nhƣ ịa chỉ cột.
Một ô nhớ của DRAM gồm có một transistor trƣờng MOS có trở lối vào rất lớn và một tụ
iện C là linh kiện lƣu trữ một bit thông tin tƣơng ứng với hai trạng thái có hoặc không có iện tích trên tụ. Tụ iện Transistor Điện cực Cửa Lớp Lớp ôxit Tr ôxit a n- Nguồn n- Máng Vùng lưu giữ C iện tích Đế bán dẫn loại p WL BL BL
Hình 7-2. Cấu tạo một ô nhớ của DRAM
Transistor hoạt ộng nhƣ một công tắc, cho phép nạp hay phóng iện tích của tụ khi thực hiện
phép ọc hay viết. Cực cửa (Gate) của transistor ƣợc nối với dây hàng (còn gọi là dây từ- 1 16
WL-Word Line) và cực máng (Drain) ƣợc nối với dây cột (còn A8 ƣợc g ọi là dây bit BL hoặcGND
BLBit Line), cực nguồn (Source) ƣợc nối với tụ iện. Điện áp nDạpin trên t2ụ tƣơng ối nh15ỏ, vì
thCASế cần sử dụng khuếch ại nhạy trong mạch nhớ. Do dòng rò của transWE istor nên ô nh3 ớ cần14
ƣợc nDạpout lại trƣớc khi iện áp trên tụ thấp hơn một ngƣỡng nào ó. Quá trình này ƣợc thực hiện nhờ một chu RAS 4 13 A6 kỳ “làm
tƣơi” (refresh), khi ó iện áp trên tụ ƣợc xác ịnh (ở trạng thái 0 hay 1) và mức iện áp logic này ƣợc viết lại vào ô nhớ. 5 A0 12 A3
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục A2 6 11 A4 A1 7 10 A5 9 +5V 8 7 A Hình 7-3. IC 41256
Một số loại chip DRAM thƣờng gặp là: TMS 4116: có dung lƣợng 16k x 1 bit; 41256 có
dung lƣợng 256k x 1 bit. Thời gian truy cập thông tin khoảng 150 nsec, công suất tiêu thụ khoảng
280 mW khi làm việc (khi chờ = 28 mW)
Hình 7-3 là vỏ của IC 41256 dung lƣợng 256k x 1 bit. Mạch cần 18 bit ịa chỉ ể mã hoá cho
các ịa chỉ hàng và cột; nhƣng trên vỏ chỉ có 9 ƣơng ịa chỉ từ A0 ến A8. Hai chân RAS, CAS hoạt
ộng ở mức cao, dùng ể iều khiển 9 bit ịa chỉ trên chip tới bộ giải mã ịa chỉ hàng hay cột. 7.3. SRAM
Một ô nhớ của SRAM giữ thông tin bởi trạng thái của mạch trigơ. Thuật ngữ “tĩnh” chỉ ra
rằng khi nguồn nuôi chƣa bị cắt thì thông tin của ô nhớ vẫn ƣợc giữ nguyên. Khác với ô nhớ
DRAM, ở ây ô nhớ trigơ cung cấp một tín hiệu số mạch hơn nhiều vì ã có các transistor trong các
ô nhớ, chúng có khả năng khuếch ại tín hiệu và do ó có thể cấp trực tiếp cho các ƣờng bit. Trong
DRAM, sự khuếch ại tín hiệu trong các bộ khuếch ại cần nhiều thời gian và do ó thời gian truy nhập
dài hơn. Khi ịnh ịa chỉ trong các trigơ ở SRAM, các transistor bổ sung cho các trigơ, các bộ giải mã
ịa chỉ…cũng ƣợc òi hỏi nhƣ ở DRAM. V CC Tra Tra Tra C Trs Trs WL WL BL BL BL BL
Hình 7-4. Cấu tạo một ô nhớ của SRAM và DRAM
Nhƣ trong DRAM, cực cửa của transistor ƣợc nối với ƣờng từ và cực máng nối với cặp ƣờng
bit. Nếu số liệu ƣợc ọc từ ô nhớ, khi ó bộ giải mã hàng kích hoạt ƣờng dây từ WL
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
tƣơng ứng. Hai transistor T dẫn và nối trigơ nhớ với cặp dây bit. Nhƣ vậy hai lối ra Q và Q ƣợc
nối với các ƣờng bit và các tín hiệu ƣợc truyền tới bộ khuếch ại ở cuối ƣờng dây này. Vì iện thế
chênh lệch lớn nên xử lý khuếch ại nhƣ vậy sẽ nhanh hơn trong DRAM (cỡ 10 ns hoặc ngắn hơn),
do ó chip SRAM cần ịa chỉ cột sớm hơn nếu thời gian truy nhập không ƣợc giảm. Nhƣ vậy SRAM
không cần thực hiện phân kênh các ịa chỉ hàng và cột. Sau khi số liệu ổn ịnh, bộ giải mã cột chọn
cột phù hợp và cho ra tín hiệu số liệu tới bộ ệm số liệu NC 1 28 +V cc ra và tới mạch ra. A12 2 27 R / W A7 3 26 CS
Viết số liệu ƣợc thực hiện theo cách ngƣợc lại. A6 4 25 A8
Qua bộ ệm vào và bộ giải mã cột, số liệu viết ƣợc ặt A5 5 24 A9 A11 vào bộ khuếch ại A4 6 23 A3 7 22 OE A2 8 21 A10 A1 9 20 CS 10 A0 19 D7 11 D0 18 D6 12 D1 17 D5
Hình 7-5. Sơ ồ chân của SRAM 6264 13 D2 16 D4
phù hợp. Cùng lúc ó bộ giải mã hàng kích hoạt ƣờng 1 4 5 1 D3 GND dây từ
và làm transistor T dẫn. Trigơ ƣa số liệu ƣợc lƣu trữ vào cặp dây bit. Tuy vậy, bộ khuếch ại nhạy
hơn các transistor nên nó sẽ cấp cho các ƣờng bit một tín hiệu phù hợp với số liệu viết. Do ó, trigơ
sẽ chuyển trạng thái phù hợp với số liệu mới hoặc giữ giá trị ã ƣợc lƣu trữ phụ thuộc vào việc số
liệu viết trùng với số liệu ã lƣu trữ hay không.
Một số IC DRAM thƣờng gặp là 2148, 2114-2 của hãng Intel. Dung lƣợng 1k x 4 bit. Thời
gian truy cập thông tin khoảng 200 ns, công suất tiệu thụ 525 mW.
IC TMS 4016 dung lƣợng 2k x 8 bit.
IC HM 6116, họ CMOS, dung lƣợng 2kbyte, thời gian truy cập là 120 nsec, công suất tiêu
thụ khi làm việc là P = 180 mW (khi chờ W). Hình 7-5 giới thiệu IC 6264, dung lƣợng 8 kbyte,
và bảng iều kiện thao tác của nó.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục Phƣơng thức hoạt ộng CS CS WE OE Không ƣợc chọn H X X X Đọc L H H L
Đọc nhƣng không xuất dữ liệu L H H H Ghi L H L L 7.3. ROM
Các chip RAM không thích hợp cho các chƣơng trình khởi ộng do các thông tin trên ó bị mất
khi tắt nguồn. Do vậy phải dùng ến ROM, trong ó các số liệu cần lƣu trữ ƣợc viết một lần theo
cách không bay hơi ể nhằm giữ ƣợc mãi. 7.3.1. MROM
ROM lập trình theo kiểu mặt nạ ƣợc gọi là
MROM. Nó ƣợc chế tạo trên một phiến silic theo một
số bƣớc xử lý nhƣ quang khắc và khếch tán ể tạo ra
những tiếp giáp bán dẫn có tính dẫn iện theo một chiều
(nhƣ diode, transistor trƣờng). Ngƣời thiết kế ịnh rõ Các
chƣơng trình muốn ghi vào ROM, thông tin này ƣợc dây hàng ( i
sử dụng ể iều khiển quá trình làm mặt nạ. Hình 7-6 là
một ví dụ ơn giản về sơ ồ MROM dùng diode.
Chỗ giao nhau giữa các dây từ (hàng) và các Các dây bit Hình 7-6. MROM diode
dây bit (cột) tạo nên một phần tử nhớ (ô nhớ). Một diode ƣợc ặt tại ó (hình vẽ) sẽ cho phép lƣu trữ
số liệu “0”. Ngƣợc lại những vị trí không có diode thì sẽ cho phép lƣu trữ số liệu “1”. Khi ọc một
từ số liệu thứ i của ROM, bộ giải mã sẽ ặt dây từ ó xuống mức logic thấp, các dây còn lại ở mức
cao. Do vậy chỉ những diode nối với dây này ƣợc phân cực thuận, do ó nó sẽ dẫn làm cho iện thế
lối ra trên các dây bit tƣơng ứng ở mức logic thấp, các dây bit còn lại sẽ giữ ở mức cao.
Cả hai công nghệ MOS và lƣỡng cực ƣợc dùng ể chế tạo MROM. Thời gian truy nhập của
bộ nhớ lƣỡng cực khoảng từ 50 – 90 ns, bộ nhớ MOS lâu hơn khoảng 10 lần. Do ó ROM lƣỡng
cực nhanh hơn và có khả năng kích hoạt tốt hơn trong khi mạch nhớ MOS cùng dung lƣợng có kích
thƣớc nhỏ hơn và tiêu thụ năng lƣợng ít hơn. 7.3.2. PROM
PROM cũng gồm có các diode nhƣ ở MROM nhƣng chúng có mặt ầy ủ tạo các vị trí giao
nhau giữa dây từ và dây bit. Mỗi diode ƣợc nối với một cầu chì. Bình thƣờng khi chƣa lập trình,
các cầu chì còn nguyên vẹn, nội dung của PROM sẽ toàn là 0. Khi ịnh vị ến một bit bằng cách ặt
một xung iện ở lối ra tƣơng ứng, cầu chì sẽ bị ứt và bit này sẽ bằng 1. Bằng cách ó ta có thể lập
trình toàn bộ các bit trong PROM. Nhƣ vậy, việc lập trình ó có thể ƣợc thực hiện bởi ngƣời sử
dụng chỉ một lần duy nhất, không thể sửa ổi ƣợc.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
7.3.3. EPROM (Erasable PROM)
Số liệu vào có thể ƣợc viết vào bằng xung iện nhƣng ƣợc lƣu giữ theo kiểu không bay hơi.
Đó là loại ROM có thể lập trình ƣợc và xóa ƣợc. Hình 7- 7 chỉ ra cấu trúc của một transistor dùng
ể làm một ô nhớ gọi là FAMOST (Floating gate avalanche injection MOS transistor).
Trong ô nhớ dùng transistor này, cực cửa ƣợc nối với ƣờng từ, cực máng ƣợc nối với ƣờng
bit và cực nguồn ƣợc nối với nguồn chuẩn ƣợc coi là nguồn cho mức logic 1. Khác với transistor
MOS bình thƣờng, transistor loại này còn có thêm một cửa gọi là cửa nổi (floating gate); ó là một
vùng vật liệu ƣợc thêm vào vào giữa lớp cách iện cao nhƣ ở hình 7-7. Nếu cửa nổi không có iện
tích thì nó không ảnh hƣởng gì ến cực cửa iều khiển và transistor hoạt ộng nhƣ bình thƣờng. Tức
là khi dây từ ƣợc kích hoạt (cực cửa có iện thế dƣơng) thì transtor dẫn, cực máng và nguồn ƣợc
nối với nhau qua kênh dẫn và dây bit có mức logic 1. Nếu cửa nổi có các iện tử trong ó với iện tích
âm thì chúng sẽ ngăn trƣờng iều khiển của cửa cửa và dù dây từ ƣợc kích hoạt thì cũng không thể
phát ra trƣờng ủu mạnh với cực cửa iều khiển ể làm thông transistor. Lúc này ƣờng bit không ƣợc
nối với nguồn chuẩn và ô nhớ coi nhƣ ƣợc giữ giá trị 0. Nguồn Cửa Máng I D “ 0 ” “ 1 ” Xoá Cửa iều khiển Cửa nổi Lớp ôxit Lớp ôxit Lập trình - - - n- Nguồn n- Máng - - - Đế bán dẫn loại p v v v 0 1 GS
Hình 7-7. Cấu trúc của một EPROM
Việc nạp các iện tử vào vùng cửa nổi, tức là tạo ra các ô nhớ mang giá trị 0 ƣợc thực hiện bởi
xung iện có ộ dài cỡ 50 ms và ộ lớn + 20 V ặt giữa cực cửa va cực máng. Lúc ó những iện tích
mang năng lƣợng lớn sẽ i qua lớp cách iện giữa ế và cửa nổi. Chúng tích tụ trong vùng cửa nổi và
ƣợc giữ ở ây sau khi xung lập trình tắt. Đó là do cửa nổi ƣợc cách iện cao với xung quanh và các
iện tử không còn ủ năng lƣợng sau khi lạnh i, ể có thể vƣợt ra ngoài lớp cách iện ó nữa. Chúng sẽ
ƣợc giữ ở ây trong một thời gian rất dài (ít nhất là 10 năm).
Để xoá các thông tin, tức là làm mất các iện tích iện tử trong vùng cửa nổi, phải chiếu ánh
sáng tử ngoại UV vào chíp nhớ. Lúc này, những iện tử hấp thụ ƣợ năng lƣợng và sẽ nhảy lên các
mức năng lƣợng cao và rời khỏi cửa nổi giống nhƣ cách mà chúng ã thâm nhập vào. Trong chip
EPROM có một cửa sổ làm bằng thuỷ tinh thạch anh chỉ ể cho ánh sáng tử ngoại i qua khi cần xoá số liệu trong bộ nhớ.
7.3.4. EEPROM (Electrically Erasable PROM)
Cửa sổ thạch anh có giá thành khá ắt và không tiện lợi nên những năm gần ây xuất hiện các
chip PROM có thể xoá số liệu bằng phƣơng pháp iện. Cấu trúc của ô nhớ giống nhƣ hình 7- 8.
Việc nạp các iện tử cho cửa nổi ƣợc thực hiện nhƣ cách ở EPROM. Bằng một xung iện tƣơng
ối dài, các iện tích mang năng lƣợng cao ƣợc phát ra trong ế sẽ thấm qua lớp cửa ôxit và tích tụ
trong cửa nổi. Để xoá EEPROM, một lớp kênh màng mỏng ôxit giữa vùng cửa nổi trải xuống dƣới
ế và cực máng giữ vai trò quan trọng. Các lớp cách iện không thể là lý tƣởng ƣợc, các iện tích có
thể thấm qua lớp phân cách với một xác suất thấp. Xác suất này tăng lên khi bề dày của lớp giảm i
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
và iện thế giữa hai iện cực ở hai mặt lớp cách iện tăng lên. Muốn phóng các iện tích trong vùng cửa
nổi một iện thế (-20 V) ƣợc ặt vào cực cửa iều khiển và cực máng. Lúc này các iện tử âm trong cửa
nổi ƣợc chảy về cực máng qua kênh màng mỏng ôxit và số liệu lƣu giữ ƣợc xoá i. Điều lƣu ý là
phải làm sao cho dòng iện tích này chảy không quá lâu vì nếu không vùng cửa nổi này lại trở nên
tích iện dƣơng làm cho hoạt ộng của transistor không ƣợc trạng thái bình thƣờng (mức nhớ 1). Nguồn Cửa Máng Cửa iều khiển Cửa nổi - - - - Lớp ôxit Lớp ôxit Lớp ôxit - - - n- Nguồn n- Máng - - - Đường hầm ôxít Đế bán dẫn loại p
Hình 7-8. Cấu trúc của EEPROM
Các chip ROM hiện nay có thời gian truy nhập từ 120 ns ến 150 ns dài hơn nhiều thời gian ó trong các chip nhớ RAM.
7.3.5. Đĩa cứng silicon- Bộ nhớ FLASH
Trong những năm gần ây, một loại bộ nhớ không bay hơi mới ã xuất hiện trên thị trƣờng,
thƣờng ƣợc sử dụng thay thế cho các ổ ĩa mềm và cứng trong những máy tính. Đó là bộ nhớ flash.
Cấu trúc của chúng cơ bản nhƣ EEPROM, chỉ có lớp kênh ôxit ở các ô nhớ mỏng hơn. Do vậy chỉ
cần iện thế cỡ 12 V là có thể cho phép thực hiện 10 000 chu trình xoá và lập trình. Bộ nhớ flash có
thể hoạt ộng gần mềm dẻo nhƣ DRAM và SRAM nhƣng lại không bị mất số liệu khi bị cắt iện.
Hình 7- 7 chỉ ra sơ ồ khối của nó.
Phần chính là mạng nhớ bao gồm các ô nhớ FAMOST nhƣ ƣợc mô tả ở mục trên. Giống
nhƣ SRAM, bộ nhớ flash không dồn phân kênh ịa chỉ. Các bộ giải mã hàng và cột chọn một ƣờng
từ và một hoặc nhiều cặp ƣờng bit. Số liệu ọc ƣợc ƣa ra ngoài bộ ệm số liệu I/O hoặc ƣợc viết vào
ô nhớ ã ƣợc ịnh ịa chỉ bởi bộ ệm này qua cổng I/O. Xử lý ọc ƣợc thực hiện với iện thế MOS thông
thƣờng là 5V. Để lập trình một ô nhớ, ơn vị iều khiển flash ặt một xung iện thế ngắn cỡ 10 s và
12 V gây nên một sự chọc thủng thác lũ vào transistor nhớ ể nạp vào cửa nổi. Một chip nhớ flash 1
Mb có thể ƣợc lập trình trong khoảng 2 sec, nhƣng khác với EEPROM việc xoá ƣợc thực hiện
từng chip một. Thời gian xoá cho toàn bộ bộ nhớ flash khoảng 1 sec. Xử lý ọc, lập trình và xoá ƣợc
iều khiển bởi các lệnh có ộ dài 2 byte ƣợc bộ xử lý viết vào các thanh ghi lệnh của mạch iều khiển flash.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục V PP Điề Chuyển mạch iện thế u khiển xoá WE Thanh ghi lệnh CE Chuyển mạch iện thế Bộ ịnh thời chương trình OE Giải mã hàng Đệm Địa ịa chỉ chỉ Ma trận tế bào nhớ Giải mã cột Cửa vào ra Đệm vào ra dữ liệu Dữ liệu vào
Hình 7-7. Sơ ồ bộ nhớ FLASH
Mục ích sử dụng chính của bộ nhớ flash là ể thay thế cho các ổ ĩa mềm và ổ ĩa cứng dung
lƣợng nhỏ. Do nó là mạch tích hợp nên có ƣu iểm là kích thƣớc nhỏ và tiêu thụ năng lƣợng thấp,
không bị ảnh hƣởng của va ập. Các ĩa cứng chất rắn dựa trên cơ sở các bộ nhớ flash có lợi thế về
công suất tiêu thụ cũng nhƣ giá thành có dung lƣợng tới vài Mbyte. Các card nhớ loại này có ƣu
iểm là không gặp phải vấn ề mất thông tin nhƣ trƣờng hợp RAM CMOS khi pin Ni-Cd bị hỏng.
Thời gian lƣu trữ thông tin trong bộ nhớ flash ít nhất là 10 năm, thông thƣờng là 100 năm, với
khoảng thời gian này thì các ĩa mềm và cứng ã bị hỏng rồi.
Nhƣợc iểm của bộ nhớ flash là chỉ có thể xoá theo kiểu lần lƣợt từng chip hoặc lần lƣợt từng trang.
7.3.6. Bộ nhớ CACHE
Với các máy tính có tốc ộ nhanh (trên 33MHz), cần phải xen các trạng thái ợi khi truy xuất
dữ liệu tới các DRAM rẻ tiền nhƣng có thời gian thâm nhập chậm (60-120ns). Điều này làm giảm
hiệu suất của máy. Có thể giải quyết bằng cách dùng các SRAM có thời gian thâm nhập ngắn hơn
(20-25 ns, thậm chí 12 ns) nhƣng giá thành lại rất ắt. Bộ nhớ Cache kết hợp ƣợc các lợi iểm nhanh
của SRAM và rẻ của DRAM. Giữa CPU và bộ nhớ chính bằng DRAM, ngƣời ta xen vào một bộ
nhớ SRAM nhanh có dung lƣợng nhỏ bằng 1/10 hoặc 1/100 lần bộ nhớ chính gọi là cache; dƣới sự
iều khiển của mạch iều khiển cache, bộ nhớ này sẽ lƣu trữ tạm thời các số liệu thƣờng ƣợc gọi và
cung cấp nó cho CPU trong thời gian ngắn.
Cache chứa các thông tin mới vừa ƣợc CPU sử dụng gần ây nhất. Khi CPU ọc số liệu nó sẽ
ƣa ra một ịa chỉ tới bộ iều khiển cache. Sau ó một trong hai quá trình sau sẽ xảy ra: -
Cache hit: nếu ịa chỉ ó ã có sẵn trong RAM cache. -
Cache miss: ngƣợc lại, nếu ịa chỉ ó không có sẵn trong RAM cache.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục
Nhƣ vậy, cache hit tỷ lệ với truy xuất thông tin có sẵn trong bộ nhớ cache SRAM, còn cache
miss lại tỷ lệ với truy xuất thông tin có trong bộ nhớ chính là các DRAM. SRAM Cache CPU DRAM trong bộ nhớ chính Bộ iều khiển CACHE
Hình 7-8. Nguyên lý của Cache 7.4. MỞ RỘNG DUNG LƢỢNG BỘ NHỚ
Các vi mạch nhớ bán dẫn chỉ có dung lƣợng xác ịnh. Muốn có bộ nhớ có dung lƣợng lớn
hơn, ta tìm cách ghép nhiều vi mạch nhớ nhằm một trong ba mục ích sau: -
Tăng ộ dài nhớ, nhƣng không làm tăng số lƣợng từ nhớ. -
Tăng số lƣợng từ nhớ nhƣng không làm tăng ộ dài từ nhớ. -
Tăng cả số lƣợng và ộ dài từ nhớ.
7.4.1 Mở rộng ộ dài từ
Trên một chíp nhớ, có thể có ƣợc 1 ến một số hữu hạn lối ra, thƣờng là 4 hoặc 8 bit. Muốn
có ộ dài từ lớn hơn, chẳng hạn từ 4 lên 8 hoặc 16 bit, ta tiến hành ghép nhiều chíp nhớ nhƣ chỉ ở
hình 6-25 ối với RAM. Đối với ROM cách làm cũng tƣơng tự, chỉ khác trong trƣờng hợp này, có
thể không có lối vào R/ W.
7.4.2 Mở rộng dung lƣợng BUS ịa ch ỉ 0
Muốn mở rộng dung lƣợng, ta cũng ghép nhiều
chíp lại với nhau. Nhƣ ã biết, dung lƣợng có liên quan
ến số lối vào ịa chỉ (C = 2N x ộ dài từ, với N là số lối
vào ịa chỉ). Cứ tăng 1 chíp thì cần có thêm một lối vào R R ịa chỉ. AM AM
Khác với trƣờng hợp mở rộng ộ dài từ, khi mở
rộng dung lƣợng các lối vào/ra dữ liệu D và BUS d ữ li ệu 0
R/ w ƣợc nối song song. Một phần dung lƣợng BUS d ữ li ệu
ƣợc trữ vào mỗi chíp. Sự phân chia này dựa trên cơ sở
tổ hợp ịa chỉ vào và lối vào iều khiển. Hình 7-10 là một
Hình 7-9. Sơ ồ mở rộng ộ sơ ồ ví dụ.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục 0 I I I I C 1 C 2 C 3 C 4 12 B ộ giải mã vào
Hình 7-10. Phƣơng pháp mở rộng dung
Để thực hiện phép mở rộng ta phải sử dụng một số lối vào ịa chỉ dành riêng cho bộ giải mã
(thƣờng là các ịa chỉ có trọng số cao). Ở sơ ồ trên ta chọn 2 ịa chỉ A12 và A13 ể giải mã. Do ó ta có
thể nhận ƣợc 4 giá trị ra tƣơng ứng. Các giá trị này tác ộng lên các lối vào CS ể mở tuần tự các IC
nhớ. Các IC nhớ này có thể làm ROM hoặc RAM hoặc cả hai là tùy chọn. Tuần tự mở các IC theo
A12, A13 nhƣ chỉ ra ở bảng hoạt ộng sau. A A S I Khoảng ịa C C mở chỉ 13 12 0 0 C S I 000016 - 0 1 C C I 0FFF16 1 0 C S - I 100016 C 1 1 S 1FFF16 C II I - 2000 S 16 C III 2FFF16 I - C IV 300016 3FFF16
Kỹ thuật này thƣờng ƣợc ứng dụng trong các hệ thống vi xử lý, phổ biến nhất là các máy vi
tính. Phƣơng pháp này không chỉ cho phép mở rộng dung lƣợng, mà còn tạo ra sự phân vùng nhớ.
Chỉ cần ba ịa chỉ giải mã ã có thể tạo ra ƣợc 8 vùng nhớ với dung lƣợng tùy thuộc các chíp thành phần. TÓM TẮT
Trong chƣơng này chúng ta trình bày nguyên lý cấu tạo, các tính năng cơ bản của các loại bộ
nhớ bán dẫn: ROM, PROM, EPROM, EEPROM, SRAM, DRAM, FLASH, CACHE.
Phân tích ƣợc các hoạt ộng của các loại bộ nhớ. Thực hiện cách mở rộng dung lƣợng và ộ
dài từ của bộ nhớ bán dẫn.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục CÂU HỎI ÔN TẬP
1. Bộ nhớ ROM là bộ nhớ: a. Chỉ có thể ọc. b. Chỉ có thể viết. c.
Có thể vừa ọc vừa viết. d.
Không có phƣơng án nào úng.
2. Bộ nhớ RAM là bộ nhớ: a. Chỉ có thể ọc. b. Chỉ có thể viết. c.
Có thể vừa ọc vừa viết. d.
Không có phƣơng án nào úng.
3. Linh kiện lƣu giữ bit thông tin của DRAM là: a. Transistor. b. Trigơ. c. Tụ iện. d. Diode.
4. Linh kiện lƣu giữ bit thông tin của SRAM là: a. Transistor. b. Trigơ. c. Tụ iện. d. Diode.
5. MROM ƣợc chế tạo bởi công nghệ : a. Lƣỡng cực. b. MOS. c. Lƣỡng cực và MOS. d.
Không có phƣơng án nào úng.
6. PROM là loại ROM có thể: a.
Chỉ lập trình ƣợc một lần. b.
Lập trình ƣợc nhiều lần. c.
Lập trình ƣợc và xoá ƣợc. d.
Không có phƣơng án nào úng.
7. Linh kiện lƣu giữ bit thông tin của EPROM là: a. Transistor lƣỡng cực. b. Transistor trƣờng.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoAR cPSD| 36067889 Mục lục c. Tụ iện. d. Diode.
8. Trong EPROM, việc nạp các iện tích vào vùng cửa nổi có nghĩa là: a.
Tạo các ô nhớ mang giá trị 0. b.
Tạo các ô nhớ mang giá trị 1. c.
Tạo các ô nhớ mang giá trị 0 và 1. d.
Không có phƣơng án nào úng.
9. EEPROM là loại ROM có thể: a.
Chỉ lập trình ƣợc một lần. b.
Lập trình ƣợc và xoá ƣợc một lần. c.
Lập trình ƣợc và xoá ƣợc nhiều lần. d.
Không có phƣơng án nào úng.
10. Muốn xoá dữ liệu trong EEPROM thì cần: a.
Chiếu tia tử ngoại vào. b.
Cần ặt vào cực cửa iều khiển và cực máng một iện thế có giá trị 20V. c.
Cần ặt vào cực cửa iều khiển và cực máng một iện thế có giá trị - 20V. d.
Cả phƣơng án trên ều úng.
11. Bộ nhớ FLASH là loại bộ nhớ: a.
Mất dữ liệu khi mất nguồn nuôi. b.
Không mất dữ liệu khi mất nguồn nuôi. c.
Bị mất dần dữ liệu ngay cả khi có nguồn nuôi. d.
Không có phƣơng án nào úng.
12. Bộ nhớ FLASH là loại bộ nhớ có thể thay thế cho: a. Ổ ĩa mềm. b. Ổ ĩa cứng. c.
Ổ mềm và ổ cứng có dung lƣợng nhỏ. d.
Không có phƣơng án nào úng.
13. Bộ nhớ CACHE là một loại của bộ nhớ: a. ROM. b. RAM. c.
Cả hai phƣơng án trên ều úng. d.
Không có phƣơng án nào úng.
14. Muốn mở rộng dung lƣợng của bộ nhớ bán dẫn từ 4k x 8 thành 16k x 8 cần bao nhiêu bộ nhớ 4k x 8? a. 2 bộ. b. 3 bộ.
Downloaded by D?a (nyeonggot7@gmail.com) lOMoARcPSD| 36067889 Mục lục c. 4 bộ. d. 5 bộ. ĐÁP ÁN 1.a 2.c 3.c 4.b 5.c 6.a 7.b 8.a 9.c 10.c 11.b 12.c 13.b 14.c
Downloaded by D?a (nyeonggot7@gmail.com)